自组装侧壁间隙壁

摘要

本发明提供一种半导体结构，其包括直接抵接至少一个图案化材料层的形貌边缘的间隙壁。间隙壁是自组装嵌段共聚物的不可移除的聚合嵌段成分。还提供一种利用自组装嵌段共聚物技术来形成包括本发明的间隙壁的半导体结构的方法。

权利要求

1.一种半导体结构，包括：

图案化区域，包括至少一个材料层并且具有至少一个形貌边缘；和

直接抵接所述形貌边缘的间隙壁，所述间隙壁包括自组装嵌段共聚物的聚合嵌段成分。

2.如权利要求1所述的半导体结构，其中所述自组装嵌段共聚物包括：聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA)、聚苯乙烯-嵌段-聚异戊二烯(PS-b-PI)、聚苯乙烯-嵌段-聚丁二烯(PS-b-PBD)、聚苯乙烯-嵌段-聚乙烯吡啶(PS-b-PVP)、聚苯乙烯-嵌段-聚环氧乙烷(PS-b-PEO)、聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯乙烯-嵌段-聚有机硅酸盐(PS-b-POS)、聚苯乙烯-嵌段-聚二茂铁基二甲基硅烷(PS-b-PFS)、聚环氧乙烷-嵌段-聚异戊二烯(PEO-b-PI)、聚环氧乙烷-嵌段-聚丁二烯(PEO-b-PBD)、聚环氧乙烷-嵌段-聚甲基丙烯酸甲酯(PEO-b-PMMA)、聚环氧乙烷-嵌段-聚乙基乙烯(PEO-b-PEE)、聚丁二烯-嵌段-聚乙烯吡啶(PBD-b-PVP)、或聚异戊二烯-嵌段-聚甲基丙烯酸甲酯(PI-b-PMMA)。

3.如权利要求1或2所述的半导体结构，其中所述间隙壁具有在其最底部测量的小于

50nm的宽度。

4.如权利要求3所述的半导体结构，其中所述宽度从10至40nm。

5.如权利要求1或2所述的半导体结构，其中所述图案化区域通过光刻限定。

6.如权利要求1或2所述的半导体结构，其中所述图案化区域包括半导体材料、电介质材料、导电材料或它们的任何多层组合。

7.如权利要求1或2所述的半导体结构，其中所述图案化区域包括场效晶体管的图案化栅极电极。

8.如权利要求7所述的半导体结构，其中所述图案化栅极电极包括含Si导体、导电金属、导电金属合金、金属硅化物、金属氮化物或它们的任何多层堆叠组合。

9.如权利要求7所述的半导体结构，其中所述图案化区域还包括位于所述图案化栅极电极下方的栅极电介质。

10.如权利要求9所述的半导体结构，其中所述栅极电介质是具有大于4.0的介电常数的电介质材料。

11.一种根据权利要求1的半导体结构，包括：半导体衬底和所述图案化区域，所述图案化区域包括至少具有图案化栅极电极的图案化材料堆叠，所述图案化栅极电极具有形貌边缘。

12.如权利要求11所述的半导体结构，还包括位于所述图案化材料堆叠的足印的金属半导体合金层，所述金属半导体合金层具有与所述间隙壁的外边缘对准的边缘。

13.如权利要求11或12所述的半导体结构，还包括在所述半导体衬底和所述图案化材料堆叠顶上的电介质衬里。

14.如权利要求11或12所述的半导体结构，还包括互联电介质材料，所述互联电介质材料具有形成在其中的且位于所述半导体衬底和所述图案化材料堆叠顶上的导电接触。

15.一种制造半导体结构的方法，包括：

设置图案化区域，包括至少一个材料层并且具有至少一个形貌边缘；以及形成直接抵接所述形貌边缘的间隙壁，所述间隙壁包括自组装嵌段共聚物的聚合嵌段成分。

16.如权利要求15所述的方法，其中设置所述图案化区域包括光刻图案化工艺。

17.如权利要求15或16所述的方法，其中所述自组装嵌段共聚物选自由以下材料组成的组：聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA)、聚苯乙烯-嵌段-聚异戊二烯(PS-b-PI)、聚苯乙烯-嵌段-聚丁二烯(PS-b-PBD)、聚苯乙烯-嵌段-聚乙烯吡啶(PS-b-PVP)、聚苯乙烯-嵌段-聚环氧乙烷(PS-b-PEO)、聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯乙烯-嵌段-聚有机硅酸盐(PS-b-POS)、聚苯乙烯-嵌段-聚二茂铁基二甲基硅烷(PS-b-PFS)、聚环氧乙烷-嵌段-聚异戊二烯(PEO-b-PI)、聚环氧乙烷-嵌段-聚丁二烯(PEO-b-PBD)、聚环氧乙烷-嵌段-聚甲基丙烯酸甲酯(PEO-b-PMMA)、聚环氧乙烷-嵌段-聚乙基乙烯(PEO-b-PEE)、聚丁二烯-嵌段-聚乙烯吡啶(PBD-b-PVP)、及聚异戊二烯-嵌段-聚甲基丙烯酸甲酯(PI-b-PMMA)。

18.如权利要求15或16所述的方法，其中形成所述间隙壁包括：在邻接所述图案化区域的区域中涂敷自组装嵌段共聚物，退火以形成可移除聚合成分和不可移除聚合成分的有序阵列，以及移除所述可移除聚合成分。

19.如权利要求18所述的方法，其中所述涂敷包括旋转成型或涂布。

20.如权利要求18所述的方法，其中所述涂敷包括喷涂、墨涂或浸涂。

21.如权利要求19所述的方法，其中所述涂敷是旋转成型嵌段共聚物溶液。

22.如权利要求18所述的方法，其中所述退火包括热退火、紫外退火、激光退火、溶剂气相辅助退火或超临界流体辅助退火。

23.如权利要求22所述的方法，其中所述退火是在200℃至300℃的温度下进行的热退火。

24.如权利要求18所述的方法，其中所述间隙壁具有在其最底部测量的小于50nm的宽度。

25.如权利要求24所述的方法，其中所述宽度为10至40nm。

26.一种根据权利要求15或16所述的方法，其中所述图案化区域包括在半导体衬底表面上的至少具有图案化栅极电极的图案化材料堆叠，所述图案化栅极电极具有形貌边缘。

说明书

自组装侧壁间隙壁

技术领域

[0001] 本发明涉及一种纳米结构，并具体涉及半导体结构及其制造方法。更具体地，本发明涉及一种包括至少一个图案化区域的纳米结构及利用自组装聚合物技术
(self-assembled polymer technology)制造此结构的方法，该至少一个图案化区域包括至少一种材料且具有包括由自组装聚合物的聚合嵌段成分(polymeric block component)构成的侧壁间隙壁的形貌边缘(topographicedge)。

背景技术

[0002] 场效晶体管(FET)是当今集成电路的基本结构单元。这种晶体管可形成在常规的块状衬底(诸如硅)或绝缘体上半导体(SOI)衬底中。

[0003] 目前，FET是通过在栅极电介质和衬底上沉积栅极电极来制造。一般而言，晶体管制造工艺进行光刻及蚀刻工艺以限定导电的(例如多晶硅)栅极结构。随后栅极结构和衬底典型地被热氧化(但并非总是如此)，并且在此之后，通过注入形成源极/漏极延伸。
有时，使用源极/漏极延伸的间隙壁来执行注入，以在栅极与注入结之间产生一定的距离。
在一些情况下，诸如在制造n-FET器件时，在没有源极/漏极延伸的间隙壁的状态下注入
n-FET器件的源极/漏极延伸。对于p-FET器件，典型地在存在源极/漏极延伸的间隙壁的
状态下注入源极/漏极延伸。在注入源极/漏极延伸之后，典型地形成比源极/漏极延伸
的间隙壁更厚的间隙壁。随后在存在厚间隙壁的状态下进行深源极/漏极注入。进行高温退火以使结活化，其后通常使源极/漏极以及栅极的顶部硅化。硅化物的形成典型地需要在含Si的衬底上沉积耐火金属(refractory metal)并随后进行高温热退火工艺以产生硅
化物材料。硅化工艺形成到深源极/漏极区域及栅极导体的低电阻率接触。

[0004] 在上文中，较厚的间隙壁在栅极电极(即，多晶硅或任何其他导电材料)与用以确定FET的半导体电特性的注入掺杂剂之间提供自对准偏移(self-aligned offset)。

[0005] 为了制造比现行集成电路(IC)具有更高集成度的诸如存储器、逻辑电路及其他装置的集成电路，必须找到进一步缩小FET的尺寸的方式。缩小晶体管尺寸可实现性能与紧凑度的提高，但这样的缩小具有一些器件劣化效应。通过降低晶体管线宽、减小栅极氧化物厚度以及降低源极/漏极延伸电阻，可获得高性能FET器件的新一代的改善。较小的晶
体管线宽使得源极与漏极之间的距离更小。这使得互补金属氧化物半导体(CMOS)电路的
开关速度变得更快。

[0006] 除了上文所述的之外，尺寸缩小的FET所使用的间隙壁也必须相应缩小，以提供紧凑的器件。然而，包括沉积电介质材料(诸如硅的氧化物或硅的氮化物)及各向异性蚀刻的形成间隙壁的传统方法由于器件尺寸持续缩小而变得比较不实用。形成间隙壁时采用的各向异性蚀刻步骤也不是所希望的，因为其通常会更改、移除和/或损坏FET区域内的各种材料。

[0007] 应注意，上述问题不仅涉及FET器件。事实上，在包括间隙壁的任何纳米结构(间隙壁抵接结构内的材料或材料堆叠的形貌边缘)中，都存在上述与传统的间隙壁形成和器件缩小相关的问题。

[0008] 由上可知，需要提供可以用在各种纳米结构中的、新的并改善的间隙壁，以保护结构内存在的材料或材料堆叠的形貌边缘。具体地，需要保护栅极堆叠结构的边缘的、新的并改善的间隙壁。

发明内容

[0009] 本发明提供一种可用于各种纳米结构中的间隙壁，以保护结构内存在的材料或材料堆叠的形貌边缘。具体地，采用包括自组装嵌段共聚物的聚合嵌段成分的间隙壁，以保护材料或材料堆叠的形貌边缘。本发明的间隙壁可以是在一些应用中可移除的牺牲间隙壁，或者可以是保留在结构中的永久间隙壁。

[0010] 一般而言，本发明提供一种纳米结构，包括：图案化区域，包括至少一个材料层并且具有至少一个形貌边缘；和直接抵接形貌边缘的间隙壁，该间隙壁包括自组装嵌段共聚物的聚合嵌段成分。

[0011] 在本发明的一些实施例中，本发明所采用的自组装嵌段共聚物选自由以下材料组成的组：聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA)、聚苯乙烯-嵌段-聚异
戊二烯(PS-b-PI)、聚苯乙烯-嵌段-聚丁二烯(PS-b-PBD)、聚苯乙 烯-嵌段-聚乙烯
吡啶(PS-b-PVP)、聚苯乙烯-嵌段-聚环氧乙烷(PS-b-PEO)、聚苯乙烯-嵌段-聚乙烯
(PS-b-PE)、聚苯乙烯-嵌段-聚有机硅酸盐(PS-b-POS)、聚苯乙烯-嵌段-聚二茂铁基
二甲基硅烷(PS-b-PFS)、聚环氧乙烷-嵌段-聚异戊二烯(PEO-b-PI)、聚环氧乙烷-嵌
段-聚丁二烯(PEO-b-PBD)、聚环氧乙烷-嵌段-聚甲基丙烯酸甲酯(PEO-b-PMMA)、聚环氧
乙烷-嵌段-聚乙基乙烯(PEO-b-PEE)、聚丁二烯-嵌段-聚乙烯吡啶(PBD-b-PVP)、及聚
异戊二烯-嵌段-聚甲基丙烯酸甲酯(PI-b-PMMA)。

[0012] 在本发明的具体实施例中，提供一种纳米结构，包括：半导体衬底；至少包括图案化栅极电极的图案化材料堆叠，所述图案化栅极电极具有形貌边缘；以及直接抵接所述形貌边缘的间隙壁，所述间隙壁包括自组装嵌段共聚物的聚合嵌段成分。

[0013] 除了上述半导体结构之外，本发明还提供一种制造本发明的间隙壁的方法，其可应用于任何传统的纳米结构工艺流程中。本发明的间隙壁采用自组装嵌段共聚物技术形成，因此其不会更改、损坏和/或移除存在于周围区域中的任何材料。此外，本发明的方法在制造间隙壁期间不利用任何各向异性蚀刻技术。

[0014] 一般而言，本发明的方法包括：设置包括至少一个材料层并具有至少一个形貌边缘的图案化区域；以及形成直接抵接所述形貌边缘的间隙壁，所述间隙壁包括自组装嵌段共聚物的聚合嵌段成分。

[0015] 更具体地，形成间隙壁的工艺包括：涂敷自组装嵌段共聚物到包括至少一个材料层的图案化区域，退火以形成可移除聚合成分和不可移除聚合成分的有序阵列，以及移除所述可移除聚合成分。

[0016] 在本发明的另一实施例中，该方法包括以下步骤：在半导体衬底的表面上设置至少包括图案化栅极电极的图案化材料堆叠，所述图案化栅极电极具有形貌边缘；以及形成直接抵接所述形貌边缘的间隙壁，所述间隙壁包括自组装嵌段共聚物的聚合嵌段成分。 附图说明

[0017] 图1A-1E是(通过横截面视图)描绘根据本发明的所使用的基本工艺步骤的图示。

[0018] 图2A-2B是(通过横截面视图)描绘本发明的两个附加实施例的图示， 在该附加实施例中采用自组装技术来设置与材料层或材料堆叠的形貌边缘抵接的间隙壁。

具体实施方式

[0019] 本发明提供一种保护纳米结构内的材料或材料堆叠的形貌边缘的间隙壁及其制造方法，现将参考下面的论述及本申请的附图对本发明进行详细的描述。请注意，本申请的附图仅处于解释的目的而被提供，因此其并未按比例绘制。

[0020] 在下面的描述中，为了充分理解本发明，提出了许多具体细节，如具体的结构、成分、材料、尺寸、工艺步骤以及技术。然而，本领域的普通技术人员应当了解，本发明可在没有以上具体细节的情况下实施。在其他情况下，为了避免模糊本发明，对已知的结构或工艺步骤不做描述。

[0021] 应当理解，当称一个元件(如层、区域或衬底)位于另一元件“上”或“上面”时，则该元件可以直接在另一元件的上面或者也可以存在插入的元件。相反，当称一个元件“直接”位于另一元件上或上面时，则不存在插入元件。还应当理解，当成称一个元件“连接”或“耦合”至另一元件时，则该元件可以直接连接或耦合至另一元件或者也可以存在插入元件。相反，当称一个元件“直接连接”或“直接耦合”至另一元件时，则不存在插入元件。 [0022] 下面的论述代表本发明的最优选实施例，其中本发明的间隙壁用于FET结构中。虽然结合FET结构来示出并描述本发明的间隙壁，但本发明并不限于这里描述和说明的
FET应用。事实上，本发明的间隙壁可用于任何纳米结构应用中，其中至少一个材料层的形貌边缘被直接抵接的间隙壁保护。本发明的间隙壁的其他应用包括但不限于：保护电容器结构的形貌边缘的间隙壁、保护双极型晶体管结构的形貌边缘的间隙壁、保护电子熔丝的形貌边缘的间隙壁、保护MEMS装置的形貌边缘的间隙壁、保护电感器的形貌边缘的间隙壁、保护传感器的形貌边缘的间隙壁、以及保护光电器件的形貌边缘的间隙壁。

[0023] 现参考图1A-1E，其说明了在FET结构内实施的本发明的间隙壁。本发明的方法始于首先提供图1A所示的初始结构，该初始结构包括位于半导体衬底10的表面上的包括栅极电介质14及栅极电极16的材料堆叠12。

[0024] 图1A所示的初始结构的半导体衬底10包括任何半导体材料，其包括但不限于：Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP以及所有其他的III/V或II/VI化合物半导体。半导体衬底10也可以包括有机半导体或者诸如Si/SiGe、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)或绝缘体上锗(GOI)层叠半导体。在本发明的一些实施例中，半导体衬底10
优选由含Si的半导体材料(即，包括硅的半导体材料)构成。

[0025] 半导体衬底10可以是掺杂的、未掺杂的或者在其中含有掺杂及未掺杂的区域。半导体衬底10可以包括单一晶向，或者可以包括具有不同晶向的至少两个共面的表面区域(后面的衬底在本领域中称为杂化衬底(hybridsubstrate))。当采用杂化衬底时，nFET典型地形成在(100)晶面上，而pFET典型地形成在(110)晶面上。杂化衬底可以利用诸如美
国专利申请公开第2004/0256700A1号、第2005/0093104A1号及第2005/0116290A1号中所
描述的技术形成。

[0026] 半导体衬底10也可以包括第一掺杂(n型或p型)区域及第二掺杂(n型或p型)区域。为清楚起见，在本申请的附图中并未具体显示掺杂区域。第一掺杂区域及第二掺杂区域可以相同，或者它们可以具有不同的导电类型和/或掺杂浓度。这些掺杂区域称为“阱”并利用传统的离子注入工艺形成。

[0027] 接着，在半导体衬底10中典型地形成至少一个隔离区域(未显示)。隔离区域可以是沟槽隔离区域或场氧化物隔离区域。利用本领域技术人员所熟知的传统沟槽隔离工艺形成沟槽隔离区域。例如，形成沟槽隔离区域时可以采用光刻、蚀刻、以及以沟槽电介质填充沟槽。可选择地，在沟槽填充之前，可以在沟槽中形成衬里；在沟槽填充后，可以进行致密化(densification)步骤，也可以在沟槽填充后接着进行平坦化工艺。场氧化物可利用所谓的硅的局部氧化工艺来形成。注意，至少一个隔离区域提供邻近的栅极区域之间的隔离，该种隔离典型地在邻近的栅极具有相反的导电类型(即，nFET及pFET)时需要。邻近的栅
极区域可以具有相同的导电类型(即，均为n型或p型)，或可替换地，它们可以具有不同导电类型(即，一个为n型及另一个为p型)。

[0028] 在处理半导体衬底10之后，可选择地在半导体衬底10的表面上形成界面层(未显示)。界面层利用本领域技术人员熟知的传统生长技术(包括例如氧化或氮氧化)而形
成。当衬底10是含Si的半导体时，界面层由氧化硅、氮氧化硅或氮化的氧化硅构成。当衬底10不是含Si的半导体时，界面层可包括 半导体氧化物、半导体氮氧化物或氮化的半导体氧化物。界面层的厚度典型地从约0.5至约1.2nm，而从约0.8至约1nm的厚度更为典
型。然而，在CMOS制造期间经常需要的较高温度处理之后，厚度可能不同。

[0029] 接下来，可在界面层(如果存在)的表面或半导体结构10(如果没有界面层)的表面上，利用沉积工艺形成栅极电介质14，其中沉积工艺例如为化学气相沉积(CVD)、等离子体辅助CVD、物理气相沉积(PVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积以及其他相似的沉积工艺。在本发明的一些实施例中，栅极电介质14可通过例如热氧化或热氮化的热生长工艺来形成。栅极介电层14也可利用上述工
艺的任意组合而形成。

[0030] 栅极电介质14包括任何传统的电介质材料，传统的电介质材料包括氧化物、氮化物、氮氧化物或包括多层上述材料的任意组合。一般地(但未必总是)，栅极电介质14是硅的氧化物、硅的氮化物或硅的氮氧化物。在其他实施例中，栅极电介质14是高k栅极电介质。这里所用的术语“高k栅极电介质”是指介电常数大于4.0(优选大于7.0)的电介质材料。这种高k栅极电介质材料的示例包括但不限于：TiO2、Al2O3、ZrO2、HfO2、Ta2O5、La2O3、诸如钙钛矿型氧化物的混合金属氧化物、以及它们的组合和多层。上述金属氧化物的硅酸盐及氮化物也可用作高k栅极电介质材料。

[0031] 栅极电介质14的物理厚度可以变化，但栅极电介质14典型地具有从约0.5至约10nm的厚度，而从约0.5至约3nm的厚度更为典型。

[0032] 在形成栅极电介质14之后，在栅极电介质14顶上形成栅极电极16。具体地，利用已知的沉积工艺，诸如物理气相沉积、CVD或蒸发，在栅极电介质14上形成导电材料的毯式覆层(blanket layer)。用作栅极电极16的导电材料包括但不限于：单晶、多晶或非晶形式的含Si材料，诸如Si或SiGe合金层。导电材料也可以是导电金属、导电金属合金和
/或导电金属氮化物。这里也考虑上述导电材料的组合。优选含Si材料作为栅极电极16，而以多晶硅(polySi)最为优选。

[0033] 除了上述导电材料之外，本发明也考虑其中栅极电极16被完全硅化或者包括硅化物及Si或SiGe的组合的堆叠的情况。硅化物采用本领域技术人员熟知的传统硅化工艺
制成。完全硅化的栅极可采用传统的取代栅极工艺来形成；其细节对于本发明的实施并不关键。

[0034] 导电栅极材料的毯式覆层可以是掺杂的或未掺杂的。若为掺杂的，则在形成毯式覆层时可采用原位掺杂沉积工艺。可替换地，掺杂的栅极电极可通过沉积、离子注入及退火形成。离子注入及退火可在图案化材料堆叠的后续蚀刻步骤之前或之后发生。栅极电极16的掺杂将改变形成的栅极导体的功函数。nMOSFET的掺杂剂离子的说明性示例包括元素周期表的VA族元素(形成pMOSFET时可使用IIIA族元素)。

[0035] 本发明此时沉积的栅极电极16的厚度(即，高度)可根据采用的沉积工艺而变化。典型地，栅极电极16具有约20至约180nm的垂直厚度，而约40nm至约150nm的厚度
更为典型。

[0036] 在一些实施例中(未显示)，在栅极电极16顶上形成电介质硬掩模。当存在电介质硬掩模时，电介质硬掩模由氧化物、氮化物或氮氧化物构成，硅的氧化物或硅的氮化物是电介质硬掩模的最优选材料。电介质硬掩模用以在FET制造的后续工艺步骤中保护栅极电极。电介质硬掩模通过传统的沉积工艺(诸如化学气相沉积、等离子体增强化学气相沉积、原子层沉积)形成。可替换地，电介质硬掩模可通过诸如氧化的热工艺形成。

[0037] 在形成图1A中显示的初始结构之后，通过光刻及蚀刻，至少图案化材料12中的栅极电极16。图1B说明在已进行该图案化步骤之后所形成的结构。在所示实施例中，材料堆叠12的栅极电极16及栅极电介质14均通过本发明的该步骤而被图案化。注意，虽然图
示中显示单个图案化材料堆叠12′，但本发明并不仅限于此数目的图案化栅极堆叠。典型地，形成至少一个与图1B显示的图案化材料堆叠12′相邻的邻近图案化材料堆叠。

[0038] 光刻步骤包括涂敷光致抗蚀剂材料至材料堆叠的暴露上表面，将光致抗蚀剂材料曝光于辐射图案并利用传统的抗蚀剂显影剂来显影已曝光的光致抗蚀剂。在将图案转印至材料堆叠12的各层中的一层之后的任何时间，可从此结构移除显影的抗蚀剂。在初始图案被转印之后，可采用传统的剥离工艺(诸如灰化)移除图案化的抗蚀剂。

[0039] 上述蚀刻步骤包括干法蚀刻工艺(即，反应离子蚀刻、离子束蚀刻、等离子体蚀刻和/或激光烧蚀)、化学湿法蚀刻工艺，或可采用干法和湿法蚀刻的组合。

[0040] 注意，虽然在制造图1B所示的结构时描述了以上处理步骤，但可利用传统的栅极取代工艺实现图1B显示的结构。因此，本发明并不仅限于上面 描述和说明的形成图1B显示的结构的方法。

[0041] 如图1B所示，提供其中形成有图案化材料堆叠12′的裸露形貌边缘20的结构。注意，虽然图案化材料堆叠12′表示为包括图案化栅极电极及图案化栅极电介质二者，但本发明在图案化区域仅包括单个材料层的情况下或当图案化区域包括多于两个的材料层
时同样适用。

[0042] 在本发明的该阶段，典型地，利用本领域技术人员熟知的离子注入工艺形成源极/漏极延伸区域21。典型地，在没有侧壁间隙壁的情况下进行延伸注入，使得延伸区域21的内边缘与图案化栅极电极的外边缘(即，形貌边缘20)对准。在该离子注入步骤之后，可进行选择性的退火工艺，以活化在离子注入工艺期间注入的掺杂剂。在本发明工艺中，也可以稍后进行退火；例如，在对源极/漏极扩散区域的离子注入之后或在金属半导体合金的形成期间。

[0043] 如果前面没有进行，则可移除栅极电介质14的未被图案化栅极电极16覆盖的暴露部分。也可以在形成本发明的间隙壁之后，移除栅极电介质14的暴露部位。

[0044] 将自组装嵌段共聚物(self-assembled block copolymer)层涂敷到图1B所示的结构，并接着退火以形成含有重复结构单元的有序图案。自组装嵌段共聚物层的高度与栅极电极16的厚度基本相同。因此，自组装嵌段共聚物并不会延伸超出图案化材料堆叠12′的最上表面。至少图案化栅极电极16的形貌边缘20用作在需被图案化的区域内保持嵌段
共聚物的芯轴(mandrel)。

[0045] 有许多不同类型的嵌段共聚物可以用于实施本发明。只要嵌段共聚物包含两个或多个彼此不混溶的不同聚合嵌段成分，这样两个或多个的不同聚合嵌段成分能够在纳米尺度上分成两个或多个不同的相，以由此在适合的条件下形成隔离的纳米尺寸的结构单元图案。

[0046] 在本发明优选但非必要的实施例中，嵌段共聚物基本上由彼此不混溶的第一聚合嵌段成分A及第二聚合嵌段成分B组成。嵌段共聚物可以含有以任何方式排列的任何数量的聚合嵌段成分A及B。嵌段共聚物可具有线型或支链结构。优选地，该嵌段聚合物是具有A-B式的线性二嵌段(diblock)共聚物。此外，嵌段共聚物可具有以下式中的任意一个： [0047] 等。

[0048] 可用于形成本发明结构单元的合适嵌段共聚物的具体示例可以包括但不限于：聚苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA)、聚苯乙烯-嵌段-聚异戊二烯(PS-b-PI)、聚苯乙烯-嵌段-聚丁二烯(PS-b-PBD)、聚苯乙烯-嵌段-聚乙烯吡啶(PS-b-PVP)、聚苯
乙烯-嵌段-聚环氧乙烷(PS-b-PEO)、聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯乙烯-嵌
段-聚有机硅酸盐(PS-b-POS)、聚苯乙烯-嵌段-聚二茂铁基二甲基硅烷(PS-b-PFS)、聚
环氧乙烷-嵌段-聚异戊二烯(PEO-b-PI)、聚环氧乙烷-嵌段-聚丁二烯(PEO-b-PBD)、
聚环氧乙烷-嵌段-聚甲基丙烯酸甲酯(PEO-b-PMMA)、聚环氧乙烷-嵌段-聚乙基乙烯
(PEO-b-PEE)、聚丁二烯-嵌段-聚乙烯吡啶(PBD-b-PVP)、及聚异戊二烯-嵌段-聚甲基丙
烯酸甲酯(PI-b-PMMA)。

[0049] 第一聚合嵌段成分A和第二聚合嵌段成分B之间的分子量比决定嵌段共聚物形成的具体结构单元。例如，当第一聚合嵌段成分A的分子量与第二聚合嵌段成分B的分子量
的比大于约80∶20时，嵌段共聚物将在由第一聚合嵌段成分A组成的矩阵中形成由第二
聚合嵌段成分B组成的球的有序阵列。当第一聚合嵌段成分A的分子量与第二聚合嵌段成
分B的分子量的比小于约80∶20但大于约60∶40时，嵌段共聚物将在由第一聚合嵌段成
分A组成的矩阵中形成由第二聚合嵌段成分B组成的圆柱的有序阵列。当第一聚合嵌段成
分A的分子量与第二聚合嵌段成分B的分子量的比小于约60∶40但大于约40∶60时，
嵌段共聚物将形成由第一聚合嵌段成分A和第二聚合嵌段成分B组成的交替薄层。因此，
可在本发明的嵌段共聚物中容易地调整第一聚合嵌段成分A与第二聚合嵌段成分B之间的
分子量比，以形成期望的结构单元。

[0050] 在本发明的优选实施例中，第一聚合嵌段成分A的分子量与第二聚合嵌段成分B的分子量的比介于约80∶20至约60∶40，使得本发明的嵌段共聚物将在由第一聚合嵌段
成分A构成的矩阵中形成由第二聚合嵌段成分B构成的线的有序阵列。

[0051] 优选地，成分A及B中的一个相对于另一个是选择性可移除的，以由此实现由未移除的成分构成的隔离的并有序排列的结构单元，或包含由移除成分留下的隔离的并有序排列的空腔或沟槽的连续结构层。

[0052] 在图1C中，嵌段共聚物的不可移除的成分标示为参考标号22，而由嵌段共聚物的可移除成分产生的沟槽标示为参考标号24。注意，虽然本实施例说明了线条/间隔图案的形成，但本发明并不限于此。由于本发明的方法中采用自组装嵌段共聚物，所以每个重复单元具有约小于50nm的宽度。可图案化/形成的其他类型图案包括例如球、圆柱、或薄层。 [0053] 在本发明的具体优选实施例中，形成本发明的自组装周期图案所采用的嵌段共聚是PS-b-PMMA，其中PS∶PMMA的分子量比从约80∶20至约60∶40。

[0054] 典型地，嵌段共聚物中不同聚合嵌段成分间的互斥力以项xN表示，其中x是Flory-Huggins互作用参数，N是聚合度。xN越高，嵌段共聚物中不同嵌段间的互斥力越高，从而不同嵌段间就越有可能发生相分离。当xN＞10(以下称为“强分离界限”)时，在嵌段共聚物的不同嵌段间极有可能发生相分离。

[0055] 对于PS-b-PMMA双嵌段共聚物，可大致由0.028+3.9/T计算x，其中T为绝对温度。因此，x在473K(≈200℃)时为约0.0362。当PS-b-PMMA双嵌段共聚物的分子量(Mn)约为
64Kg/mol且分子量比(PS∶PMMA)约为66∶34时，聚合度N为约622.9，因此xN在200℃
时为约22.5。

[0056] 依此方式，通过调整一个或多个参数，诸如组成、总分子量、及退火温度，即可容易地控制本发明嵌段共聚物中不同聚合嵌段成分间的互斥力，以实现不同嵌段成分之间的期望的相分离。相分离进而导致包含重复结构单元(即，球、线、圆柱、或薄层)的有序阵列的自组装周期图案的形成，如上文所述。

[0057] 为了形成自组装周期图案，首先在合适的溶剂系统中溶解嵌段共聚物，以形成嵌段共聚物溶液，然后将该嵌段共聚物溶液涂敷到表面上，以形成薄的嵌段共聚物层，然后将此薄的嵌段共聚物层退火，从而实现嵌段共聚物中包含的不同聚合嵌段成分之间的相分离。

[0058] 用于溶解嵌段共聚物并形成嵌段共聚物溶液的溶剂系统可包括任何适合溶剂，这些溶剂包括(但不限于)：甲苯、丙二醇单甲醚乙酸酯(PGMEA)、丙二醇单甲醚(PGME)、及丙酮。嵌段共聚物溶液优选包含浓度在溶液总重量的约0.1％至约2％的嵌段共聚物。更优选地，嵌段共聚物溶液包含浓度范围在约0.5wt％至约1.5wt％的嵌段共聚物。在本发明的具体优选实施例中，嵌段共聚物溶液包括溶解于甲苯或PGMEA中的约0.5wt％至约1.5wt％的 PS-b-PMMA。

[0059] 可采用任何合适的技术(包括但不限于旋转成型、涂布、喷涂、墨涂、浸涂等)将嵌段共聚物溶液涂敷到器件结构的表面上。优选地，将嵌段共聚物溶液旋转成型到器件结构的表面上，以在其上形成薄的嵌段共聚物层。

[0060] 在将薄的嵌段共聚物层涂敷到器件的表面上之后，将整个器件结构退火，以实现嵌段共聚物中包含的不同嵌段成分的微相分离，由此形成具有重复的结构单元的周期图案。

[0061] 可利用本领域已知的各种方法来实现嵌段共聚物的退火，这些方法包括(但不限于)：热退火(在真空中或在含有氮或氩的惰性环境中)、紫外退火、激光退火、溶剂蒸汽辅助退火(在室温或高于室温)、及超临界流体辅助退火，为了避免模糊本发明，这里不详细描述这些技术。

[0062] 在本发明的具体优选实施例中，进行热退火步骤，以在高于嵌段共聚物的玻璃转化温度(Tg)但低于嵌段共聚物的分解或降解温度(Td)的升高的退火温度下将嵌段共聚物层退火。更优选地，在约200℃-300℃的退火温度下进行热退火步骤。热退火可以持续为小于约1小时至约100小时，而更典型地为约1小时至约15小时。

[0063] 在本发明的替代实施例中，利用紫外光(UV)处理使嵌段共聚物层退火。

[0064] 继退火工艺之后，嵌段共聚物成分之一可以利用溶剂移除，该溶剂相对于嵌段共聚物的另一个成分对该成分有选择性。溶剂类型可以变化，并且例如可以选自极性及疏质子溶剂。

[0065] 在移除嵌段共聚物的可移除成分之后，直接抵接形貌边缘20的保留的“不可移除的”成分可用作间隙壁。在图1C中，参考标号22′代表本发明的间隙壁。

[0066] 由于本发明的工艺中采用了自组装聚合物技术，所以每个间隙壁22′的从底部(半导体衬底10的顶部)测量的宽度W小于50nm，而约10至约40nm的宽度更为典型。

[0067] 在本发明的该阶段，可在每个包括间隙壁22′的图案化材料堆叠12′的顶上形成块掩模(未显示)，接着采用传统的剥离工艺以从结构中移除不可移除的嵌段共聚物成
分22，以提供例如图1D所示的结构。注意，块掩模的使用适用于所阐述的实施例，而在其他实施例中可以不需要块掩模。

[0068] 接下来，进行传统的CMOS工艺步骤，以提供图1E中所示的结构。具 体地，利用传统的离子注入工艺，在半导体衬底10的表面中形成源极/漏极扩散区域26。在本发明工艺的该阶段可选择地进行晕注入(halo implant)。继形成源极/漏极扩散区域26之后，可采用退火工艺以活化注入半导体衬底10中的掺杂剂。也可以延迟退火并在本发明工艺后续的热处理期间(如在金属半导体合金形成期间)进行退火。

[0069] 接下来，在源极/漏极扩散区域26上形成金属半导体合金层28。这里采用术语“金属半导体合金”表示由金属与半导体材料的热反应形成的反应产物。例如，术语“金属半导体合金”可用以描述金属硅化物，其中金属为Ti、W、Co、Ni、Pt、Pd、Er、Ir及其他稀土(rare earth)或过渡金属之一。金属也可以是由上述金属中的两个或多个的组合构成的合金。典型地，金属为Ti、W、Co及Ni中之一。术语“金属半导体合金”也描述包括上述金属之一的金属锗化物。

[0070] 通过首先沉积与图1D显示的结构顶部的半导体材料能够发生热反应的金属来形成金属半导体合金层28。金属典型地为Ti、W、Co、Ni、Pt及Pd的其中之一，而以Ti、W、Co及Ni的其中之一更为优选。金属可包括合金添加剂，诸如：C、Al、Si、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Ge、Y、Zr、Nb、Mo、Ru、Rh、Pd、In、Sn、La、Hf、Ta、W、Re、Ir、Pt、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu及其混合物。当存在合金添加剂时，则合金添加剂的量至多为约
50％(原子百分比)。金属通过传统的沉积工艺形成，这些传统的沉积工艺例如包括：化学气相沉积、等离子体增强化学气相沉积、镀敷、溅射、化学溶液沉积、原子层沉积、物理气相沉积等技术。合金添加剂可以与金属同时形成，或者其可以在沉积金属之后添加到金属中，或者其可以以分离的层共沉积在金属的顶上。

[0071] 根据相对于形成在上边界的硅化物的最终厚度及下边界的期望电阻率的结深度，沉积金属的厚度可以变化。典型地，对于FET中的应用，所沉积的金属具有约5至约15nm的厚度。

[0072] 形成金属之后，可以在退火之前在金属的顶上形成诸如TiN或TaN的可选择的扩散阻挡。在足以使金属与半导体反应以形成金属半导体合金层(即金属硅化物或金属锗化物)的条件下进行退火。可以进行单步退火或者可以采用两步退火工艺。在约300℃或更
高的温度下进行退火，而从约400℃至约700℃的温度更为典型。在单步退火工艺之后或在两步退火的第一步退火 之后，利用本领域技术人员熟知的传统工艺移除可选择的扩散阻挡。退火可在形成气体、He、Ar、或N2中执行。退火包括熔炉退火、快速热退火、尖锋脉冲(spike)退火、微波退火或激光退火。典型地，退火为快速热退火，其中退火时间通常少于约
1分钟。在最终的退火步骤之后，从结构中移除所有未反应的金属。

[0073] 注意，在栅极电极16由含Si导电材料(即，多晶硅或硅锗)构成时，金属半导体合金层28′也可形成在栅极电极16的上表面上。在电介质硬掩模存在并在金属半导体合
金层形成期间保留在结构中的实施例中，在栅极电极16的顶上不形成这样的金属半导体
合金层。

[0074] 包括氧化物、氮化物、氮氧化物或其组合的电介质衬里30典型地(但并非总是)形成在该结构上。电介质衬里30可用以将应力引入器件沟道；如本领域技术人员所熟知
的，器件沟道是在栅极导体之下的半导体衬底区域，并且器件沟道在一侧上横向受限于器件的源极区域，而在另一侧上横向受限于器件的漏极区域。电介质衬里30采用本领域技术人员熟知的传统沉积技术形成，并且电介质衬里的厚度典型地从约20至约100nm。

[0075] 接下来，通过沉积(典型地通过化学气相沉积、等离子体增强化学气相沉积或旋涂)形成互联电介质材料32，并利用光刻及蚀刻在互联电介质材料32中形成开口。

[0076] 互联电介质材料32包括介电常数相对于真空为约4.0以下的任何电介质材料。可用作互连电介质材料32的合适的电介质的一些示例包括但不限于：SiO2、硅倍半氧烷
(silsesquioxane)、包括Si、C、O及H原子的C掺杂的氧化物(即，有机硅酸盐)、热固性聚亚芳基醚(polyarylene ether)、或它们的多层。本申请中使用的术语“聚亚芳基”表示通过键、稠环(fused ring)、或惰性连接基团(诸如氧、硫、砜、亚砜、羰基等)连接在一起的芳基部分或惰性取代的芳基部分。

[0077] 开口典型地被衬以扩散阻挡材料，诸如Ti、Ta、W、TaN、TiN或WN，并且其后用诸如W、Al、Cu或AlCu合金的导电材料填充(例如，通过镀敷)开口。延伸至源极/漏极扩散区域的开口称为扩散接触，在图中以参考标号34标示。典型地也形成栅极电极16的接触
34′。

[0078] 如上所述，先前讨论的是代表本发明的最优选实施例，其中本发明的间隙壁用在FET结构中。虽然结合FET结构显示并说明了本发明的间隙壁， 但本发明并不限于这里所描述和说明的FET应用。替代地，本发明的间隙壁可用于任何纳米结构应用中，其中至少一个材料层的形貌边缘被直接抵接的间隙壁保护。本发明的间隙壁的其他应用包括例如上述的应用。

[0079] 现参考图2A-2B，其中显示了本发明的其他结构实施例。具体地，图2A显示了利用光刻及蚀刻在材料层或材料堆叠(参考标号50)中形成至少一个宽开口(具有大于1∶3的沟槽高度对沟槽宽度的纵横比)并然后采用上述自组装技术的实施例。在此图中，嵌段共聚物的不可移除的成分标示为参考标号22，并且抵接材料层或材料堆叠的形貌边缘的间隙壁(也由嵌段共聚物的不可移除的成分组成)标示为22′。材料层或材料堆叠可包括半
导体材料、绝缘材料、导电材料或它们的任何多层组合。图2B显示通过光刻及蚀刻在材料层或材料堆叠(参考标号50)中形成至少一个窄开口(具有小于1∶1的沟槽高度对沟槽
宽度的纵横比)并然后采用上述自组装技术的实施例。在此图中，由嵌段共聚物的不可移除的成分构成的、抵接材料层或材料堆叠的形貌边缘的间隙壁标示为22′。材料层或材料堆叠可包括半导体材料、绝缘材料、导电材料或它们的任何多层组合。

[0080] 虽然已经参考其优选实施例详细显示和说明本发明，但本领域技术人员应理解可在不脱离本发明的精神及范畴下，进行上述及其他形式及细节上的改变。因此，本发明的目的并不限于描述和说明的确切形式和细节，而应落在所附权利要求的范围内。