一种相变化存储装置及其操作方法

摘要

本发明是揭露一种相变化存储装置及其操作方法。此处所描述的相变化存储装置及其操作方法是根据以下发现而提出，施加一初始高电流操作于一相变化存储单元以建立高电阻复位状态之后，可以使用在不同的偏压电压下此存储单元的电流电压行为来检测此存储单元是否为一具有不良数据保存特性的瑕疵存储单元。

权利要求

1.一种操作一存储单元的方法，该存储单元包含存储材料并且可被编程为包括多个电阻状态，这些电阻状态包括一高电阻状态和一低电阻状态，该方法包含：施加一第一调整偏压至该存储单元以建立该高电阻状态；

施加一第一电压至该存储单元以在该存储单元中诱发一第一电流；

施加一第二电压至该存储单元以在该存储单元中诱发一第二电流，该第二电流与该第一电流不同；以及选择性地施加一第二调整偏压至该存储单元以建立该高电阻状态。

2.如权利要求1所述的方法，其中基于该第一电流与该第二电流来决定是否有选择性地施加一第二调整偏压的步骤。

3.如权利要求1所述的方法，其中该存储材料包含相变化材料。

4.如权利要求1所述的方法，其中该选择性地施加包含当该第一电流与该第二电流之间的一差值大于一特定值时施加该第二调整偏压至该存储单元。

5.如权利要求4所述的方法，还包含通过测量该第一电流和该第二电流之间的一差值与该第一电压和该第二电压之间的一差值两者之间的一比值，来决定该差值是大于一特定比值。

6.如权利要求4所述的方法，其中该第一电流与该第二电流之间的该差值是指示该存储单元的该相变化材料的一有源区内的非晶相变化材料的体积。

7.如权利要求1所述的方法，还包含于施加该第二调整偏压之后，进行下列步骤：施加一第三电压至该存储单元以在该存储单元中诱发一第三电流；

施加一第四电压至该存储单元以在该存储单元中诱发一第四电流，该第二电流与该第一电流不同；以及选择性地施加一第三调整偏压至该存储单元以根据该第三电流与该第四电流建立该高电阻状态。

8.如权利要求7所述的方法，还包含重复施加该第三电压、该第四电压及该第三调整偏压，直到该第三电流与该第四电流之间的差值小于第二特定值或是已经尝试了特定重试次数为止。

9.如权利要求8所述的方法，还包含当已经尝试该特定重试次数后，将该存储单元以一替换存储单元替换。

10.如权利要求1所述的方法，其中：

该第一调整偏压或第一偏压于该存储单元中诱发一第一复位电流；

该第二调整偏压于该存储单元中诱发一第二复位电流，该第二复位电流大于该第一复位电流。

11.一种存储装置，包含：

存储单元，其包含存储材料并且可被编程为包括多个电阻状态，这些电阻状态包括一高电阻状态和一低电阻状态；

偏压电路，用于施加一第一调整偏压至该存储单元以建立该高电阻状态，施加一第一电压至该存储单元以在该存储单元中诱发一第一电流，施加与该第一电压不同的一第二电压至该存储单元以在该存储单元中诱发一第二电流；以及感应电路，感应该第一电流与该第二电流。

12.如权利要求11所述的存储装置，其中该存储材料包含相变化材料。

13.如权利要求11所述存储装置，其中响应于一命令信号而选择性地施加一第二调整偏压。

14.如权利要求13所述的存储装置，还包含控制电路，其根据该感应的第一电流与第二电流产生该命令信号。

15.如权利要求14所述的存储装置，其中该控制电路在当该第一电流与该第二电流之间的一差值大于一特定值时产生该命令信号。

16.如权利要求14所述的存储装置，其中该控制电路在当该第一电流与该第二电流之间的一差值与该第一电压与该第二电压之间的一差值两者之间的一感应比值大于一特定比值时产生该命令信号。

17.如权利要求15所述的存储装置，其中：

该存储材料包含相变化材料；

该差值是指示该存储单元的该相变化材料的一有源区内的非晶相变化材料的数量。

18.如权利要求15所述的存储装置，其中：

该偏压电路进一步施加一第三电压至该存储单元以在该存储单元中诱发一第三电流，施加一第四电压至该存储单元以在该存储单元中诱发一第四电流，施加一第三调整偏压至该存储单元以响应一第二命令信号而建立该高电阻状态；以及该感应电路更包含感应该第三电流与该第四电流，以在当该第三电流与该第四电流之间的一差值大于一第二特定值时产生该第二命令信号。

19.如权利要求18所述的存储装置，其中该感应电路重复施加该第三电压、该第四电压及该第三调整偏压，直到该感应电路产生该第二命令信号或是已经尝试一特定重试次数为止。

20.如权利要求19所述的存储装置，还包含：

一存储单元阵列，包含该存储单元；以及

一组替换存储单元，用于提供该存储单元阵列的替换，且其中该感应电路包含替换资源，在当已经尝试该特定重试次数后，将该存储单元由该组替换存储单元中的一替换存储单元替换。

21.如权利要求11所述的存储装置，其中：

该第一调整偏压(或第一偏压)在该存储单元中诱发一第一复位电流；

该第二调整偏压在该存储单元中诱发一第二复位电流，该第二复位电流大于该第一复位电流。

说明书

一种相变化存储装置及其操作方法

技术领域

[0001] 本发明是关于基于包含硫属化物及其它材料的相变化为基础存储材料的存储装置，及操作此装置的方法。

背景技术

[0002] 相变化为基础的存储材料，例如硫属化物或其它类似的材料可以通过施加适合应用于集成电路中的不同级别的电流而导致在一非晶相与一结晶相之间的相变化。非晶相具有比结晶相更高的电阻率，其可以很容易被感应而用于指示数据。这些特性引起了使用可编程电阻材料作为非易失性存储器电路的兴趣，其可以进行随机存取的读取或写入。

[0003] 相变化存储器中，数据是通过此相变化材料的有源区域在非晶相与结晶相之间的转换而储存。图1显示具有两电阻状态其中之一(以储存数据)的一定数目存储单元的示例性状态分布图。每一个存储单元包括一相变化存储元件，其可编程为一高电阻状态102及一低电阻状态100。每一电阻状态与一未重叠的电阻范围对应。在多位操作中，此相变化存储元件可编程为超过两个电阻状态。

[0004] 自高电阻状态102至低电阻状态100的改变，以下称为设置(set)，一般是一低电流步骤，在其中电流会加热此相变化材料到高于一转换温度以使一有源区从非晶相转变至结晶相。从低电阻状态100至高电阻状态102的改变，以下称为复位(reset)，一般是一高电流步骤，其包括一短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相转换材料会快速冷却，抑制相转换的过程，使得至少部份相转换结构得以维持在非晶相。

[0005] 低电阻状态100的最高电阻R1与高电阻状态102的最低电阻R2之间的差值定义一读取区间以区分存储单元是在低电阻状态100或是高电阻状态102。通过确定存储单元是否具有与低电阻状态100或是高电阻状态102对应的电阻值，例如通过感应此存储单元的电阻值是高于还是低于此读取区间内的一临界电阻值RSA103，来确定存储在存储单元中的数据。

[0006] 此相变化存储装置的一个问题是在高电阻状态102时的数据保存。特别是，在高电阻状态102的存储单元会因为有源区中的小部分重新结晶使得非晶相转变回结晶相而产生电阻降低。电阻降低的速率与许多因素相关，包括在一阵列中的结构及材料变动、工艺瑕疵和此装置所暴露的环境温度因素等。

[0007] 曾经观察到在此阵列中的一些存储单元会在一开始就具有或是在经历多次复位和/或设置操作后具有在高电阻状态102的较短数据保存时间，显示其电阻很快随着时间而减少至小于临界电阻值RSA103。其结果是，当这些存储单元(此处称为瑕疵存储单元)在读取低电阻状态100时会被检测，而导致位错误。

[0008] 因为材料及工艺条件变动的关系所导致的瑕疵存储单元，会造成阵列中存储单元之间的不同复位特性，包括复位存储单元所需的电流不同。举例而言，阵列中结构的变动，例如电极和相变化存储元件的形状与大小的变动，导致相变化存储元件间电流密度不同。其结果是，阵列中存储单元间的有源区中受到不同热和电的条件影响，导致有源区中非晶相材料体积的大幅变动。因此会导致某些存储单元(瑕疵存储单元)在高电阻状态102时仅有相当少量的非晶相材料在有源区内，举例而言具有相当大量比例的结晶相材料位于非晶相体积内、和/或具有相对小的有源区尺寸。其结果是，在相对短的时间后，可以形成一个低电阻结晶路径通过这些瑕疵存储单元的有源区，而产生位错误。更进一步而言，因为此相变化存储器的电阻值是与许多因素相关，这些存储单元会经历阻值的快速减少，因此瑕疵存储单元无法根据其初始电阻值而被辨认出来。

[0009] 许多尝试解决复位存储单元所需电流的差异问题方案包括选用单个合适的高复位电流。然而如此会导致至少某些存储单元接受了远高于转换至高电阻状态102所需的高电流级别，在此称为”过度复位”。因为相变化材料是因为热的原因而进行相变化，使用不必要的高电流写入动作会对存储单元产生电性和机械的可靠性问题。这些问题包括因为在操作时由热膨胀及材料密度改变所导致的机械应力在相变化材料与电极接口之间的形成空洞。此外，使用不必要的高电流写入动作会可以导致例如足以诱发电极与相变化材料之间扩散/反应的区域性加热，和/或导致有源区内的相变化材料组成改变，造成电阻切换劣化及此存储单元可能失效等问题。

[0010] 瑕疵存储单元也可以因为在装置寿命期间于高电阻状态102的较短保持时间而产生。举例而言，因为相变化材料组成的改变或是电极材料与相变化材料之间扩散/反应的关系，非晶相材料的体积大小或许会因为响应于重复的设置与复位操作后的一特定复位操作而减少。

[0011] 因此，需要提供一种以相变化为基础的存储装置及其操作方法，来解决由瑕疵存储单元所产生数据保存的问题，及具有对噪声的较高承受能力。

发明内容

[0012] 此处所描述的相变化存储装置及其操作方法是根据以下发现而提出，在施加一初始高电流操作给一相变化存储单元以建立高电阻状态之后，可以在使用不同的偏压电压时此存储单元的电流电压行为来检测此存储单元是否为一具有不良数据保存特性的瑕疵存储单元。

[0013] 本发明揭露一种操作一存储单元的方法，该存储单元包含存储材料且可被编程为包括一高电阻状态及一低电阻状态的多个电阻状态。该方法包含施加一第一调整偏压至该存储单元以建立该高电阻状态，施加一第一电压至该存储单元以在该存储单元中诱发一第一电流，施加一第二电压至该存储单元以在该存储单元中诱发一第二电流，该第二电流与该第一电流不同，以及选择性地施加一第二调整偏压至该存储单元以建立该高电阻状态。

[0014] 本发明也揭露一种存储装置，包含一存储单元，其包含存储材料且可被编程为包括一高电阻状态及一低电阻状态的多个电阻状态。此装置也包含偏压电路，以施加一第一调整偏压至该存储单元以建立该高电阻状态，以施加一第一电压至该存储单元以在该存储单元中诱发一第一电流，及以施加与该第一电压不同的一第二电压至该存储单元以在该存储单元中诱发一第二电流。此装置更包含偏压电路感应电路，感应该第一电流与该第二电流。

[0015] 假如此电流电压行为指示此存储单元可能是一个瑕疵存储单元的话，此处所描述的技术包含施加一额外的高电流操作以建立高电阻状态。后续的高电流操作是适用以增加存储单元有源区内的非晶相材料的体积尺寸。而后续的高电流操作可以是通过与第一次施加初始高电流操作所施加的脉冲高度、宽度和/或脉冲末端形状不同。其结果是，假如此存储单元在初始高电流操作后被认定是瑕疵存储单元，可以通过额外的高电流操作将其正确地复位至具有足够的非晶相变化材料。因此，此处所描述的技术可以克服由具有少量非晶相变化材料所导致的数据保存问题，因此延长此存储单元的可使用寿命。此外，因为额外的高电流操作仅在此存储单元是瑕疵存储单元的情况下进行，也可以避免因为过度复位所产生的问题。

[0016] 假如在此额外的高电流操作之后，此存储单元的电流电压行为仍指示此存储单元是一个瑕疵存储单元的话，则可以再施加进一步的高电流操作以增加存储单元有源区内的非晶相材料的数量。

[0017] 本发明其它的目的及优点见于以下附图、具体实施方式及权利要求所述。

附图说明

[0018] 图1例示了具有两电阻状态其中之一的一定数目存储单元的电阻分布图；

[0019] 图2A～2B显示两种”香菇状”的现有技术的存储单元结构的剖面示意；

[0020] 图3是本发明的集成电路的简化框图，此集成电路包括可以执行本文所述的瑕疵存储单元检测及替换处理的逻辑；

[0021] 图4为本发明一实施例的集成电路的存储阵列示意图；

[0022] 图5为一存储单元的瑕疵存储单元检测及替换操作的流程图；

[0023] 图6显示一代表存储单元中的示例性电流-电压(IV)行为图；

[0024] 图7显示操作图5所示的瑕疵存储单元检测及替换操作中的一个示例性时序图；

[0025] 图8是示出了图7时序中一选取存储单元的存储元件其温度与时间的关系图；

[0026] 图9为根据一实施例的感应电路架构的简要示意图，其可以用于瑕疵存储单元检测及替换操作中；

[0027] 图10A和10B显示两个香菇状相变化存储单元在不同温度时的电流-电压行为的测量数据图；

[0028] 图11示出了将测量电流-电压数据与图中的方程式套用的图示；

[0029] 图12A～12D显示相变化存储单元分别在不同温度时的电流-电压行为的测量数据图；

[0030] 图13A-13B显示一定数目的具有高电阻状态香菇状相变化存储单元其测量电阻与电压的关系图；

[0031] 图14A是一定数目的存储单元在高电阻状态的测量电阻值与建立高电阻状态的复位电流的关系图；

[0032] 图14B是图14A中数据的电流-电压行为斜率与复位电流的关系图；以及

[0033] 图14C是测量电流的自然对数与电压开根号的关系图。

[0034] 【主要元件符号说明】

[0035] 100：低电阻状态

[0036] 101：读取区间

[0037] 102：高电阻状态

[0038] 103：临界电阻值

[0039] 200、250：存储单元

[0040] 205：存储阵列

[0041] 212、262：顶电极

[0042] 214、264：底电极

[0043] 215、265：介电层

[0044] 220、270：存储元件

[0045] 222、272：有源区

[0046] 224、274：无源区

[0047] 300：集成电路

[0048] 305：相变化存储单元阵列

[0049] 310：字线译码器及驱动器

[0050] 315：字线

[0051] 320：位线译码器

[0052] 325：位线

[0053] 335、375：总线

[0054] 330：感应放大器/数据输入结构

[0055] 360：数据总线

[0056] 340：数据输入线

[0057] 345：数据输出线

[0058] 365：其它电路

[0059] 350：读取、复位、设置、瑕疵检测及替换模式的控制器

[0060] 352：地址电路

[0061] 355：偏压调整供应电压及电流源

[0062] 430、432、434、436：存储单元

[0063] 446、448、450、452：存储元件

[0064] 454：共同源极线

[0065] 455：源极线终端

[0066] 456、458：字线

[0067] 460、462：位线

[0068] 480：电流路径

[0069] 900：存取晶体管

[0070] 905、960、985：节点

[0071] 910：电压夹钳电路

[0072] 911：运算放大器

[0073] 912、942：通道晶体管

[0074] 920：感应放大电路

[0075] 940、941：传输开关

[0076] 950：感应节点

[0077] 980：感应放大器

[0078] 981：第一输入

[0079] 982：第二输入

具体实施方式

[0080] 本发明实施例参照附图2A～2B到14A～14C进行详细描述。

[0081] 图2A～2B显示两种”香菇状”的现有技术中存储阵列205中存储单元200、250的结构剖面示意图，此阵列中可以包含上百万个存储单元。此第一存储单元200包括一底电极214延伸通过介电层215、一包含相变化材料220、及一顶电极212在相变化材料220之上。此底电极214与例如是晶体管或是二极管的存取装置(未示)之一耦接，而此顶电极212则可以与一位线耦接或是位线的一部分。此底电极214具有宽度小于顶电极212和存储元件220的宽度，以建立一较小的接触区域于底电极214与存储元件220之间，及一相对大的接触区域于顶电极212和存储元件220之间。

[0082] 在存储单元200操作时，在顶电极和底电极212、214之间的电压诱发从顶电极212经过存储元件220至底电极214的电流，或反之亦然。此存储元件220的有源区222是相变化材料会被诱发在至少两个固态相之间改变的区域。因为底电极214较小的接触面积，在操作时存储元件220靠近底电极214的区域具有最大的电流密度，导致此有源区222具有如图2A所示的“香菇形”。

[0083] 在存储单元200进行复位操作时，施加合适大小及持续时间的电压或电流至顶电极和底电极212、214以诱发一电流通过此存储元件220。此电流会将有源区222的温度提高至超过此存储元件220的相变化材料的转换(结晶)温度，且高于熔化温度。此电流然后被终止，之后导致相对短的冷却时间而使有源区222很快地冷却而稳定在非晶相。

[0084] 图2A具有启发性，此存储单元200是在高电阻复位状态。在高电阻复位状态时，此存储元件220具有一大致为非晶有源区222，其具有随机分布的微小结晶区域散布于有源区222内。此存储元件220具有一大致为结晶无源区224于有源区222外。

[0085] 图2B中所示的第二存储单元250与第一存储单元200类似。此第二存储单元250包括一底电极264延伸通过介电层265、一包含相变化材料270、及一顶电极262于相变化材料270之上。

[0086] 材料与工艺的变动会导致电极尺寸及形状的变动，且导致在阵列中不同存储单元中的相变化存储元件的变动。举例而言，如图2A和2B中所示，用来形成底电极214、264的工艺变动会导致底电极214、264的宽度不同。如此则会进一步造成介于底电极264与存储元件270之间，及底电极214与存储元件220之间的接触区域面积不同。因为接触区域面积影响了相变化材料内的电流密度，接触区域面积的变动会造成存储单元250、200操作的严重变动。

[0087] 图2B具有启发性，此存储单元250是在进行与施加给存储单元200一样的复位操作之后的高电阻复位状态。

[0088] 如图2B所示，此存储单元250较大的接触区域导致存储元件270内较低的电流密度。此外，因为相变化是因为加热而产生，存储单元250较大的264接触区域会将热从有源区272带走而导致严重的热流失。因此，如图2A和2B中所示，当相同的复位操作被施加于存储单元200、250时，与存储单元200中的有源区222相比较，较大的底电极264导致存储单元250中具有较小的有源区272。

[0089] 因为此装置所暴露的环境条件使得有源区272中小部分区域的重新结晶所造成的电阻偏移，较小的有源区272会导致数据保存问题及位错误。因此，在一相对短的时间之后，可以形成一个通过存储单元250有源区272的较低电阻结晶相路径，降低了存储单元250电阻而产生一个位错误。因此，较小的有源区272会导致存储单元250成为一个瑕疵的存储单元。因为较小的有源区导致的瑕疵存储单元数据保存问题并不是仅限于香菇状的存储单元，且相同的问题也会在其它的存储单元结构中发生。

[0090] 此外，因为相变化存储器的电阻取决于许多不同的因素，例如陷阱密度和陷阱深度以及非晶相和结晶相材料的数量，经历电阻快速降低的此瑕疵存储单元可能不会在低电阻结晶相形成之前就根据其初始电阻值被辨认出来。

[0091] 除了瑕疵存储单元会因为工艺变动及瑕疵展现高电阻状态102下的短保存时间之外，存储单元也会在此装置的寿命期间因为重复的复位和/或设置操作而产生较短的保存时间问题。举例而言，为了响应一给定的复位操作，在重复的复位和/或设置操作之后，因为相变化材料内成分的改变及电极材料与相变化材料在有源区内的扩散/反应，有源区的大小或许会减少。

[0092] 图3是本发明集成电路300的简化框图。此集成电路300包括用于执行瑕疵存储单元检测及替换处理的逻辑，这在下面将详细描述。

[0093] 此集成电路300包括使用相变化存储单元(未示)的存储单元阵列305。一字线译码器及驱动器310具有读取、复位、设置及瑕疵存储单元检测与替换模式，其与沿着存储单元阵列305的列方向排列的多条字线315耦接并电性连接。位线(行)译码器320耦接并电性连接至多条沿着存储单元阵列305的行排列的多条位线325，以读取、设置和复位此阵列305中的相变化存储单元。框330中的感应电路与数据输入结构透过数据总线335耦接至位线译码器320。数据由集成电路300上的输入/输出端口提供或是其它内部或外部的数据来源，透过数据输入线340传送至框330的数据输入结构。集成电路300也可包括其它电路365，如一般用途的处理器、特定用途的应用电路或是可提供此存储单元阵列305所支持的系统单芯片功能的多个模块的组合。数据是由框330中的感应放大器，透过数据输出线345，传送至集成电路300上的输入/输出端口或其它集成电路300内或外的数据目的地。

[0094] 用于此瑕疵存储单元检测及替换处理的冗余存储器是由集成电路300的资源所支持，其包括阵列305中的一组替换存储单元，选取替换存储单元的位线译码器320，及从所选取替换存储单元输出感应结果的框330中的感应放大器。

[0095] 地址电路352在总线360上提供地址给字线译码器及驱动器310与位线译码器320。阵列305中的瑕疵存储单元的地址使用举例而言，于此集成电路300测试及操作时被程序化的非易失存储单元而储存在集成电路300内。阵列305中瑕疵存储单元的位线地址则是使用此地址电路而将瑕疵存储单元的地址重新导向阵列305中的替换存储单元的地址。

[0096] 集成电路300中也包括此存储单元阵列305对于读取、复位、设置及瑕疵存储单元检测与替换模式的控制器350。在此实施例中，此控制器350是利用偏压调整状态机构来实施控制偏压调整供应电压及电流源355，以施加如读取、复位、设置及瑕疵存储单元检测与替换模式的调整偏压。控制器350可以经由回授总线375与框330中的感应放大器耦接，且在瑕疵存储单元检测及替换处理时响应自框330中的感应放大器所输出的信号。控制器350包含在瑕疵存储单元检测及替换处理时储存一计数值的存储器。此控制器350还根据从框320的感应放大器的输出信号来存储数据，该输出信号用于指示在瑕疵单元检测过程中选择的存储器单元中的电流。如以下所描述的，控制器350也包含于施加一第一调整偏压于所选取存储单元以建立高电阻状态之后，决定所选取存储单元是否为瑕疵存储单元的逻辑，其是根据所选取存储单元中该第一电流与该第二电流之间的差值是否大于一特定值而决定。当所选取存储单元中该第一电流与该第二电流之间的差值大于一特定值时，此控制器350产生一命令信号至偏压调整供应电压及电流源355，使得施加一第二调整偏压于所选取存储单元以建立高电阻状态。控制器350可以利用技术领域中已知的特殊目的逻辑电路来实现。于其它实施方式中，控制器350可包括一般用途的处理器以执行计算机程序来控制元件的操作，而该处理器可以实现于相同的集成电路上。在另外的实施方式中，控制器350可利用特殊目的逻辑电路与一般用途的处理器的组合来实现。

[0097] 如图4所示，阵列305中的每一存储单元包括一场效晶体管(或是其它的存取装置例如是二极管)及一相变化存储元件。图4中显示四个存储单元430、432、434、436，如图中所示每一个存储单元具有各自的存储元件446、448、450、452，代表阵列305中的一小区段其可以包含上百万个存储单元。这些存储元件可被编程为包括一低电阻状态及一高电阻状态的多个电阻状态。

[0098] 存储单元430、432、434、436中每一个存取晶体管的源极与共同源极线454耦接，此共同源极线终止于一例如是接地端点的源极线终端电路455。在另一实施例中，存取晶体管的源极并没有电性连接，而是可以单独的控制。此源极线终端电路455可以包含一偏压电路例如电压源或是电流源，以及译码电路以施加调整偏压至某些实施例接地端点以外的共同源极线454。

[0099] 多条字线315包含字线456、458平行地延伸于一第一方向且与字线译码器310电性通讯。存储单元430和434中存取晶体管的栅极与字线456耦接，存储单元432和436中存取晶体管的栅极与字线458耦接。

[0100] 多条位线325包含位线460、462平行地延伸于一第二方向且与位线译码器320电性通讯。存储元件446、448将位线460与存储单元430和432中各自存取晶体管的漏极耦接，存储元件450、452将位线462与存储单元434和436中各自存取晶体管的漏极耦接。

[0101] 必须明白的是存储阵列305并不局限于图4中所示的阵列组态，且其它的组态也可以替代地被使用。此外，MOS场效晶体管以外，双极晶体管在某些实施例也可以用来作为存取装置。

[0102] 在操作中，阵列305中的每一存储单元430、432、434、436根据对应存储元件的电阻值来储存数据。此数据可以通过，例如比较一选取存储单元的位线电流与一合适的参考电流来决定。在一具有三个或以上状态的存储单元，参考电流可以建立以使得不同的位线电流范围与此三个或以上的逻辑状态对应。

[0103] 读取或写入阵列305中的一个存储单元可以通过施加合适的电压至字线之一且耦接位线之一至一电压以使得电流流入所选取的存储单元来达成。举例而言，通过所选取的存储单元432及其对应的存储元件为448的电流路径480是通过施加足以开启存储单元432的晶体管的电压至位线460、字线458、源极线454，以诱发电流从位线460流至源极线
454，或反之亦然，来建立此路径480。所施加的电压大小及持续时间是根据所执行的操作，例如是读取操作或是写入操作，来决定。

[0104] 在此存储单元432的读取(或感应)操作时，字线译码器310提供字线458一个合适的电压以开启存储单元432的存取晶体管。位线译码器320提供位线460一个合适的电压大小及持续时间以诱发电流通过存储元件448，此电流不会导致此存储元件448进行一电阻态改变的电流。通过此位线460的电流是根据此存储元件448的电阻，即与存储单元432的存储元件448相关的数据状态而决定。因此，此存储单元432的数据状态可以由举例而言，由框330中的感应放大器比较位线460电流与一合适的参考电流来决定。在一多位的实施例中，可以使用多个参考电流。

[0105] 在存储单元432的一设置(或编程)操作时，字线译码器310提供字线458一个合适的电压以开启存储单元432的存取晶体管。位线译码器320提供位线460一个合适的电压大小及持续时间以诱发电流通过存储元件448，此电流足以导致有源区的至少一部分从非晶相转变至结晶相，此转变降低此存储元件448的电阻且将此存储单元432设置为所预期的状态。

[0106] 在存储单元432的一复位(或擦除)操作时，字线译码器310提供字线458一个合适的电压以开启存储单元432的存取晶体管。位线译码器320提供位线460一个合适的电压大小及持续时间以诱发电流通过存储元件448，此电流足以提高有源区的温度超过此存储元件448的相变化材料的转换温度，且高于熔化温度以将此有源区置于一液态。此电流然后被终止，举例而言，停止施加在字线458与位线460的电压，导致相对短的冷却时间而使有源区很快地冷却而稳定在大致为高电阻的非晶相，以在存储单元432中建立高电阻复位状态。此复位操作也可以包含一个或多个电压脉冲施加至此位线460，举例而言使用一组脉冲。

[0107] 图5为一存储单元432的瑕疵存储单元检测及替换操作500的流程图，其是由控制器350所执行。

[0108] 此操作500自步骤510开始。在步骤520，储存在控制器350中的一计数值设置为零。如同以下所讨论的，计数值是指示步骤530所执行的次数。替代地，此计数值可以储存于集成电路300内其它的存储器中。

[0109] 之后，在步骤530，施加高电流调整偏压至存储单元432以建立高电阻状态。字线译码器310提供字线458一个合适的电压以开启存储单元432的存取晶体管。位线译码器320提供位线460一个或多个具有合适的电压大小及持续时间的脉冲以诱发电流通过存储元件448，因此至少提高有源区的温度超过此存储元件448的相变化材料的转换(结晶)温度，且高于熔化温度以将此有源区置于一液态，此电流然后被终止，举例而言，停止施加在位线460的电压脉冲及在字线458的电压，导致相对短的冷却时间而使有源区218很快地冷却而稳定在非晶相。此第一时间步骤530的进行所使用的高电流调整偏压可以举例而言与存储单元432复位操作时所使用的调整偏压相同。更一般而言，此调整偏压可以包括一个或多个脉冲施加至位线460和/或字线458和/或源极线454。所施加的脉冲的数量和形状，包括脉冲的电压大小和持续时间，在每个实施例中都可通过经验来决定。

[0110] 之后，在步骤540，施加一第一调整偏压至存储单元432以诱发第一电流于存储单元432之中。此第一调整偏压包括施加合适的电压至位线460、字线458和源极线454以建立第一电压通过存储元件448。此第一偏压诱发一电流沿着路径480，该电流并不会使存储元件448改变电阻状态。此第一电流的大小例如可通过感应电路330中的感应放大器将位线460的电流与一合适的参考电流进行比较来决定。控制器350根据框330中的感应放大器所提供在总线375上的一输出信号来决定所储存的一第一数据值，其是指示存储单元432中第一电流的大小。

[0111] 之后，在步骤550，施加一第二调整偏压至存储单元432以诱发第二电流于存储单元432之中。此第二调整偏压包括将合适的电压施加至位线460、字线458和源极线454以建立第二电压通过存储元件448。此第二偏压与步骤540中的第一偏压不同，且诱发一电流沿着路径480，该电流并不会使存储元件448改变电阻状态。此第二电流的大小例如可通过感应电路330中的感应放大器将位线460的电流与一合适的参考电流进行比较来决定。控制器350根据框330中的感应放大器所提供在总线375上的一输出信号来决定所储存的一第二数据值，其指示存储单元432中第二电流的大小。

[0112] 图6例示了存储单元432中相变化存储元件448的电流-电压(IV)行为图。在图6中的曲线600代表存储单元432在高电阻状态的电流-电压(IV)行为，而曲线610代表存储单元432在低电阻状态的电流-电压(IV)行为。图6中也包括曲线615代表自高电阻状态转变至低电阻状态。此曲线615仅是例示性的，且曲线615的实际形状是根据存储单元432的特性、施加至存储单元432的电压方式及相变化材料的加热和冷却方式来决定。

[0113] 阈值电压VTH是可以使从高电阻状态开始转变至低电阻状态的通过存储元件448的电压级别。因为存储单元432是因为加热此相变化存储元件448而进行相变化，此阈值电压VTH取决于该存储单元的实现，包括存储单元结构、存储单元432材料的电性及热传导性质，及所施加能量的脉冲形状。阈值电压VTH可以根据每一个不同实施例凭经验而决定[0114] 如图6中所示，在步骤540施加通过存储元件448的第一电压VA诱发第一电流IA，而在步骤550施加通过存储元件448的第二电压VB诱发第二电流IB。在此例示范例中，第一电压VA小于第二电压VB。替代地，第一电压VA可以大于第二电压VB。

[0115] 此第一及第二电压VA、VB小于阈值电压VTH，所以并不会使存储元件448改变电阻状态。因此，一个给定的电压差ΔV＝VB-VA施加通过存储元件448会导致一电流差ΔI＝IB-IA施加通过存储元件448。如同以下会更详细地描述一般，此电流差ΔI＝IB-IA用来决定存储单元432是否为瑕疵存储单元。

[0116] 重新回到图5，在步骤560，控制器350决定第一与第二电流之间的差值是否大于一特定值。如同以下在图14A至图14C中所描述的，此特定值可以凭经验决定且指示存储单元是否为瑕疵存储单元。

[0117] 在步骤560中决定第一与第二电流之间的差值是否大于一特定值可以根据如何表示此差值的许多不同方式来进行。举例而言，此差值可以用电流差值ΔI的绝对值表示。另一个例子则是此差值可以用第一与第二电流的改变来表示，如一个改变百分比。另一个例子则是此差值可以表示成电流差值ΔI与电压差值ΔV两者的比例。此比例举例而言可以是存储单元432电流-电压曲线的斜率，其表示为ΔI/ΔV。此比例替代地也 的斜率，其表示为 其它的技术也可以用来表示第一与第二电流之间的差值及此
特定值。

[0118] 更一般的是，可以根据第一与第二电流的许多其它方式，例如第一与第二电流的总合，来决定此存储单元是否为瑕疵存储单元。

[0119] 在步骤560，假如第一与第二电流之间的差值没有大于一特定值，此存储单元则不是瑕疵存储单元，此操作在步骤570结束。

[0120] 假如第一与第二电流之间的差值大于一特定值，则此存储单元是瑕疵存储单元，此操作继续至步骤580。在步骤580中，则决定步骤530所进行的次数的计数值是否超过一特定的重试值N。N举例而言可以是一介于2到10之间的整数。在一实施例中，N＝2。

[0121] 假如计数值并没有超过特定的重试值N，则计数值在步骤585递增。此操作500然后继续回到框530，其中控制器350产生一命令信号至偏压调整供应电压及电流源355，如此施加一后续的高电流调整偏压至存储单元432以建立高电阻状态。后续的高电流操作适用以增加与框530中第一次施加初始高电流操作后的存储单元432有源区内的非晶相材料的数量。后续的高电流调整偏压可以是与第一次施加初始高电流操作所施加的脉冲高度、宽度和/或脉冲末端形状不同。举例而言，后续的高电流调整偏压适用以增加与框530中第一次施加初始高电流操作后的通过存储单元432的电流大小至少10％，例如增加至少50％，在某些实施例中增加至少100％。

[0122] 其结果是，假如此存储单元432在初始高电流操作后被认定是瑕疵存储单元，可以通过额外的高电流操作将其正确地复位至具有足够的非晶相变化材料。因此，操作500可以克服由具有少量非晶相变化材料所导致的数据保存问题，因此延长此存储单元432的可使用寿命。此外，因为额外的高电流操作仅在此存储单元432是瑕疵存储单元的情况下进行，也可以避免因为过度复位所产生的问题。

[0123] 此操作500继续在步骤530、540和550间循环进行直到第一与第二电流之间的差值不再大于一特定值(步骤560)或是计数值超过一特定的重试值N为止。假如此计数值超过一特定的重试值N，存储单元432不再能够在步骤590中被正确地复位和替换。此冗余步骤590例如可通过使用将毁损存储单元432的位线地址储存在集成电路300中的非易失存储器的方式进行，其是使用地址电路(见参考律师档案编号352的图3)以将毁损存储单元的地址重新传送至替换存储单元的地址内。替代地。也可以使用其它的冗余技术。

[0124] 瑕疵存储单元检测及替换操作500可以使用测试仪器在生产线进行，如此因为工艺所造成的瑕疵存储单元可以被检测及替换。举例而言，此操作500也可以在此装置寿命期间不时地进行，如此因为操作此装置所造成的瑕疵存储单元可以被检测及替换。举例而言，此操作500也可以作为此阵列305正常存储单元复位操作的一部分。而在另一实施例中，此操作500也可以在一存储单元进行过一定数目的设置和/或复位操作后进行。举例而言，此操作500也可以在一存储单元进行过一百次的复位操作后进行。

[0125] 于操作500之后，用来指示此特定的高电流调整偏压已经成功地将此存储单元432复位的数据可以储存在集成电路300中的非易失存储器内。此数据然后由控制器使用使得此特定的高电流调整偏压可以在后续的存储单元432复位操作中使用，其确保此存储单元432可以正确地被复位。此外，此特定的高电流调整偏压也可以在后续的存储单元432的瑕疵存储单元检测及替换操作500中使用作为初始高电流调整偏压。

[0126] 图7示出了操作图5中所示的瑕疵存储单元检测及替换操作500中的一范例时序图。可以理解的是，图7中的时序图是经过简化的且并未等比例绘示。

[0127] 在图7所示的范例中，步骤530的第一次高电流调整偏压包含施加一电压VWL至字线458以开启存储单元432的存取晶体管，且施加一具有脉冲高度VBIGH-1及脉冲宽度702的电压脉冲700至位线460以诱发电流在路径480中流动而在存储元件448建立高电阻状态。

[0128] 之后，在步骤540，第一调整偏压施加至存储单元432以诱发第一电流至存储单元432。在图7所示的范例中，此第一调整偏压包含施加一电压VWL至字线458以开启存储单元432的存取晶体管，且施加一具有脉冲高度VREAD-1及脉冲宽度707的电压脉冲705至位线
460以诱发第一电流在路径480中流动。

[0129] 之后，在步骤550，第二调整偏压施加至存储单元432以诱发第二电流至存储单元432。在图7所示的范例中，此第二调整偏压包含施加一电压VWL至字线458以开启存储单元432的存取晶体管，且施加一具有脉冲高度VREAD-2及脉冲宽度712的电压脉冲710至位线
460以诱发第二电流在路径480中流动。

[0130] 在图7所示的范例中，于步骤530的第一次电压脉冲700施加后，介于第一与第二电流之间的电流差高于此特定值。因此，存储单元432是一个没有被正确复位的瑕疵存储单元，且此流程会继续进行步骤530第二次。步骤530的第二次高电流调整偏压包含施加一电压VWL至字线458以开启存储单元432的存取晶体管，且施加一具有脉冲高度VBIGH-2及脉冲宽度717的电压脉冲715至位线460以诱发电流在路径480中流动而在存储元件448建立高电阻状态。如图7中所示，脉冲高度VHIGH-2大于脉冲高度VHIGH-1。

[0131] 之后，施加第一及第二调整偏压以诱发第一及第二电流在路径480中流动。在图7所示的范例中，于电压脉冲715施加后，介于第一与第二电流之间的电流差高于此特定值。因此，存储单元432仍是一个没有被正确复位的瑕疵存储单元，且此流程会继续进行步骤530第三次。步骤530的第三次高电流调整偏压包含施加一电压VWL至字线458以开启存储单元432的存取晶体管，且施加一具有脉冲高度VHIGH-3及脉冲宽度722的电压脉冲720至位线460以诱发电流在路径480中流动而在存储元件448建立高电阻状态。如图7中所示，脉冲高度VHIGH-3大于脉冲高度VHIGH-2。

[0132] 之后，施加第一及第二调整偏压以诱发第一及第二电流在路径480中流动。在图7所示的范例中，于步骤530的电压脉冲720施加后，介于第一与第二电流之间的电流差低于此特定值。因此，存储单元432是已被正确复位，且此操作500终止。

[0133] 在图7所示的范例中，步骤530的每一次进行包含施加单个电压脉冲至位线460，而源极线454保持接地。更一般而言，可以施加一组的一个或多个电压脉冲至位线460和/或源极线454以诱发电流在路径480中流动而在存储元件448建立高电阻状态。所施加脉冲数目及形状包括电压级别大小及脉冲宽度可以凭经验来决定。

[0134] 图8是例示了图7时序中存储单元432中的存储元件448其温度与时间的关系图。

[0135] 如图8中曲线800所例示的，步骤530的第一次电压脉冲700导致流过存储元件448的电流足以至少提高存储元件448有源区的温度超过此相变化材料的转换(结晶)温度802。然而，此电压脉冲700不足以提高存储元件448至少在有源区的温度超过此相变化材料的熔化温度804。因此，此电压脉冲700不足以正确复位此存储元件448，且在有源区中的非晶相变化材料的数量是很少的。类似地，如图8中曲线810所例示的，因为电压脉冲
715不足以提高存储元件448至少在有源区的温度超过熔化温度804，电压脉冲715也不足以复位此存储元件448。

[0136] 如图8中曲线820所例示的，此电压脉冲720足以提高存储元件448至少在有源区的温度超过熔化温度804。其结果是，电压脉冲720在有源区中建立足够数量的非晶相变化材料，所以其可以正确复位此存储单元432。

[0137] 在图7的例示中，步骤530的每一次电压脉冲700、715和720的脉冲高度是递增的。替代地，步骤530的每一次电压脉冲的其它特性是可以改变的。在一替代实施例中，电压脉冲700、715和720的脉冲高度是相同的，而步骤530的每一次其脉冲末端是缩短的。

[0138] 在图7的例示中，步骤530、540和550中的每一个施加相同的字线电压VWL。在某些替代实施例中，于步骤530中所施加的字线电压可以较步骤540和550中所施加的字线电压高。在更先进的技术节点中，例如90纳米节点，一个更高的字线电压可以用来将MOSFET存取晶体管过度驱动，及获取一个更高的程序化电流。

[0139] 在图7的例示中，步骤530、540和550中的每一个施加不同的电压至位线460。在替代实施例中，可以仅改变施加至字线458的电压，或是同时改变施加至字线458和位线460的电压。

[0140] 图9为根据一实施例的框330的感应电路架构的简要示意图，其是在步骤540和550中用来在所选取存储单元432中施加第一和第二电压及感应第一和第二电流。

[0141] 在图9的简要示意图中，存储单元432通过存取晶体管900及一代表相变化存储元件448的可变电阻来模拟。位线460由图中所示的电阻/电容网络来模拟。位线译码器320可以响应将所选取位线460与节点905耦接的地址信号。字线译码器310可以响应将所选取字线458与一偏压电压(未示)耦接的地址信号以开启存取晶体管900。

[0142] 电压夹钳电路910与节点905耦接以提供电压至所选取的存储单元432，以在步骤540和550中从该存储单元432诱发一电流IPCE。如同以下会更详细描述的一般，在节点981的电压指示一给定VCLAMP时在存储单元432中的电流IPCE。当一个随时间改变的电压VREF高于在节点981的电压时，此感应放大器980会将输出信号VOUT的状态反转。

[0143] 此存储单元432在步骤540的电流-电压操作点可以由下述方式决定。将位线地址信号提供给位线译码器320以将所选取存储单元432的位线460与节点905耦接，字线地址信号提供给字线译码器310足以开启存取晶体管900，且电压夹钳电路910响应第一夹钳电压VCLAMP1而提供第一电压VA至节点905。此第一电压VA诱发第一电流IA通过存储单元432。

[0144] 使能信号en2开启传输开关940以将节点960与感应节点950耦接，使能信号en1开启传输开关941以将串联的偏压电压Vb1和电阻负载元件Rload与感应节点950耦接，导致由电压夹钳电路910提供的电流ISIG至感应放大电路920。在此例示实施例中，所示的Rload是一电阻，而在某些实施例中，可以替代地使用一个例如是二极管的主动负载与晶体管连接。

[0145] 由电压夹钳电路910提供的电流ISIG大小是与电流IPCE的大小有关。在此例示实施例中，电压夹钳电路910包括运算放大器911和通道晶体管912，如此电流ISIG大小与电流IPCE的大小相同。在替代实施例中，电压夹钳电路910可以实施为电流ISIG大小电流IPCE的函数，举例而言，可以是正比或反比。

[0146] 此电流ISIG在节点950上设定一电压，且信号S1设定至一高电阻状态以将通道晶体管912开启并将感应放大器980的节点981与感应节点950耦接。当VREF高于第一输入981的电压时，此感应放大器980向应介于第一输入981的电压与第二输入982上随着时间变动的一预定参考电压VREF之间的差值而改变输出信号VOUT的状态。VREF会随着实施例的不同而变动，且在一范例中按照100个阶梯从0V变动至3V。

[0147] 因为在感应节点905的电压与通过存储单元432的电流IPCE相关，当输出信号VOUT的状态改变时代表电流IPCE在存储单元432中。

[0148] 此存储单元432在步骤550的第二电流-电压操作点可以由类似的方式决定。

[0149] 在某些实施例中可以在不同电流范围中使用超过一个的感应放大器。另一种读取存储单元432中电流的技术可以将在一个VCLAMP时的电流IPCE与多个预定参考电流值进行比较，以决定相对于VCLAMP而言电流IPCE是多大。对不同的VCLAMP电压进行两次，就可以决定此存储单元432的电流-电压行为的斜率。此技术即是用来获得下列的测量数据。

[0150] 图10A和10B显示一相变化存储单元分别在25、45、65和85℃时的电流-电压行为的测量数据图。图10A显示一电流-电压行为的测量数据图，其中电流是对数坐标。而图10B显示一电流与电压开根号的关系图，其中电流是对数坐标。

[0151] 图11显示将测量电流-电压数据与图中的方程式套用的图示。可以看出，电流-电压行为特性使用此方程式可以正确的模拟。

[0152] 图12A～12D显示一百个相变化存储单元分别在25、45、65和85℃时的电流-电压行为的测量数据图。在图12A～12D中，显示出瑕疵存储单元具有一电流-电压行为会落在代表正确复位的存储单元的虚线范围之外。此结果会结合以下的图13A和13B详细加以解释。

[0153] 图13A显示一定数目的具有高电阻状态香菇状相变化存储单元其测量电阻与电压的关系图。在图13A中所示的数据是在施加一具有脉冲高度为3V、脉冲宽度50纳秒的复位电压脉冲于每一个存储元件后所测量而得。此3V的脉冲高度是合适用来诱发一相对高的复位电流于此存储单元中，如此存储单元具有较大数量的非晶相变化材料，且因此适当地复位到高电阻状态。即，在图13A中所示的数据中在施加3V的复位脉冲后并没有瑕疵存储单元。

[0154] 如图13A所示，存储单元的测量电阻对施加偏压而言仍保持大致是常数。因为电阻是电压与电流的比值，图13A中所示的数据指示此存储单元的电流-电压行为并不是瑕疵存储单元。

[0155] 图13B显示与图13A中测量相同存储单元的测量电阻与电压的关系图。这些存储单元首先被设置至低电阻状态，而在图13B中所示的数据是在施加一具有脉冲高度为1.5V、脉冲宽度50纳秒纳秒的的复位电压脉冲于每一个存储元件后所测量而得。此1.5V的脉冲高度是合适用来诱发一相对小的复位电流于与此存储单元中，如此与施加3V的复位脉冲相比较此存储单元具有较少数量的非晶相变化材料，如此的现象会发生在如图2A所示并及讨论的具有较大底电极的存储单元中。即，因为较小的脉冲高度，由施加1.5V复位脉冲所诱发的电流会较施加3V的复位脉冲后所诱发的电流还小。此较小的电流并不足以导致足够数量的结晶相材料转换至非晶相材料，造成存储单元的有源区内仅有少量的非晶相材料。因为此装置所暴露的环境条件使得有源区272中小部分区域的重新结晶所造成的电阻偏移，如此少量的非晶相材料则会产生数据保存和位错误问题。因此，在图13B中所示的数据指示此存储单元的电流-电压行为是瑕疵存储单元。

[0156] 图13A和图13B显示适当地复位到高电阻状态的存储单元(图13A中的数据)具有与瑕疵存储单元(图13B中的数据)不同的电流-电压行为(如斜率)与电压的关系。因此，在图13A和图13B中的数据显示存储单元在不同电压时的电流-电压行为可以用来辨识存储单元是否为瑕疵存储单元。

[0157] 如同上述在图5中所讨论过的，用来决定存储单元是否为瑕疵存储单元的特定值可以凭经验决定。会在以下图14A到14C中更详细地讨论。

[0158] 图14A是香菇状存储单元在高电阻状态的测量电阻值与建立高电阻状态的复位电流IRESET的关系图。图14A中的数据是在电压为0.4V时所测量的。

[0159] 如图14A中所示，当复位电流小于约0.7mA时，存储单元的电阻值会随着复位电流IRESET的大小增加而增加。因此，使用小于约0.7mA的复位电流时仅会部分复位此存储单元，使得存储单元具有相对少数量的非晶相材料。因此使用小于约0.7mA的复位电流来复位此存储单元会成为瑕疵存储单元，且具有较差的数据保持特性。

[0160] 当此复位电流超过0.7mA时，存储单元的电阻值趋于稳定而不再受到电流增加的影响。因此使用超过0.7mA的复位电流可以完全或过度复位此存储单元而使得存储单元具有足够多数量的非晶相材料，且不会具有瑕疵存储单元的较差的数据保持特性。

[0161] 图14B是图14A中数据的电流-电压行为斜率与复位电流IRESET大小的关系图。图14B中的斜率是利用以下的方程式来计算：

[0162]

[0163] 其中VA为第一电压，VB为第二电压，IA为由第一电压诱发的第一电流，IB为由第二电压诱发的第二电流。在图14B的数据中，VA为0.6V而VB为1V。

[0164] 图14C是在施加复位电流的大小介于0μA至1.8mA至相同存储单元时，测量电流的自然对数与电压开根号的关系图。

[0165] 如同在图14A中所描述的，使用超过0.7mA的复位电流可以完全或过度复位此存储单元而使得存储单元具有足够多数量的非晶相材料，且不会具有瑕疵存储单元的较差的数据保持特性。如图14B所示，使用超过0.7mA的复位电流复位的存储单元具有约小于8的斜率。因此，在此范例中，可以使用斜率8作为决定存储单元是否为瑕疵存储单元的特定值。此特定值可以随着实施例的不同而改变。

[0166] 如上述在存储单元的实施例中包含相变化为基础的存储材料，其包含硫属化物(chalcogenide)或其它材料以作为存储材料。硫属化物包括下列四元素中任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物包括将一硫属元素与一更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。一硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)，其中a与b代表在所有构成元素中的原子百分比。一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓度远低于70％，典型地是低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳是介于48％至58％的碲含量。锗的浓度是约高于5％，且其在材料中的平均范围是从最低
8％至最高30％，一般是低于50％。最佳地，锗的浓度范围是介于8％至40％。在此成分中所剩下的主要成分则为锑。上述百分比是为原子百分比，其为所有组成元素总和为100％。
(Ovshinky‘112专利，第10至11栏)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以 及 GeSb4Te7。(Noboru Yamada，”Potential ofGe-Sb-Te Phase-change Optical Disks for High-Data-RateRecording”，SPIE v.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金，其包括有可编程的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky‘112专利中第11-13栏所述，其范例在此列入参考。

[0167] 在某些实施例中，可在硫属化物及其它相变化材料中掺杂物质以改善使用掺杂硫属化物作为存储元件的导电性、转换温度、熔化温度及其它等性质。代表性的掺杂物质为：氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛、与氧化钛。可参见美国专利第6,800,504号与美国专利申请US 2005/0029502号。

[0168] 相变化合金可在一第一结构态与第二结构态之间切换，其中第一结构态是指此材料大体上为非晶固相，而第二结构态是指此材料大体上为结晶固相。这些合金是至少为双稳定的(bistable)。此词汇“非晶”是用以指称一相对较无次序的结构，其较一单晶更无次序性，而带有可检测特征，如比结晶相更高的电阻值。此词汇“结晶”是用以指称一相对较有次序的结构，其较非晶相更有次序，因此包括有可检测的特征，例如比非晶相更低的电阻值。典型地，相变化材料可电切换至完全结晶相与完全非晶相之间所有可检测的不同状态。其它受到非晶相与结晶相的改变而影响的材料特性中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶相至结晶相之间的灰阶部分。此材料中的电性质也可能随之改变。

[0169] 相变化合金可利用电脉冲由一相态改变至另一相态。就过去的观察，得知时间较短、振幅较大的脉冲，较倾向将相变化材料转为通常的非晶相；而时间长、振幅较低的脉冲，则易将相变化材料转为通常的结晶相。时间短且振幅高的脉冲，能量较高，足以破坏结晶相的键能，同时缩短时间可防止原子重新排列为结晶相。无须大量实验，即可获得适当的脉冲参数，以应用于特定的相变化材料与装置结构。于此揭露者，相变化材料是指GST，但也可采用其它种类的相变化材料。适用于PCRAM中的材料是Ge2Sb2Te5。

[0170] 其它可以使用于本发明其它实施例的可编程电阻存储材料包括利用不同晶体变化来决定电阻的材料，或是利用电脉冲来改变电阻状态的材料。举例来说，可使用电阻随机存取存储器(RRAM)的金属氧化物材料，如钨氧化物(WOx)、氧化镍、五氧化二铌、二氧化铜、五氧化二钽、三氧化二铝、氧化钴、三氧化二铁、二氧化铪、二氧化钛、钛酸锶、锆酸锶、钛酸锶钡。其它实施例则可包括用于磁阻随机存取存储器(MRAM)的材料，而磁阻随机存取存储器可以是旋转力矩转移随机存取存储器(STT MRAM)。举例来说，这些材料可以是以下组中至少一种：钴铁硼、铁、钴、镍、钆、镝、钴铁、镍铁、锰砷、锰铋、锰锑、二氧化铬、氧化锰三氧化二铁、氧化铁五氧化二铁、氧化镍三氧化二铁、氧化镁二铁、氧化铕及铁磁性氧化物钇铁石榴石(Y3Fe5O12)。此可参考美国专利公开号第2007/0176251号，其发明名称为”MagneticMemory Device and Method of Fabricating the Same”，其中的内容乃并入本文作为参考。其它的例子还包括用于可编程金属存储单元(PMC)的固态电解质材料，或用于纳米离子存储单元的材料，如银掺杂的锗硫化物解质或铜掺杂的锗硫化物解质。此部分请参考N.E.Gilbert等人发表的文章”A macro model of programmable metallization cell devices”，Solid-State Electronics，49(2005)，1813-1819，且其内容乃并入本文作为参考。

[0171] 用以形成硫属化物材料的一例示方法是利用PVD溅射或磁控溅射方式，其反应气体为氩气、氮气和/或氦气，压力为1mTorr至100mTorr。此沉积步骤一般是在室温下进行。一长宽比为1至5的准直器可用以改良其注入表现。为了改善其注入表现，也可使用数十至数百伏特的直流偏压。另一方面，亦可同时合并使用直流偏压以及准直器。一个使用化学气相沉积来形成硫属化物的例示方法揭露于美国专利公开号第2006/0172067号，其发明名称为”Chemical Vapor Deposition of Chalcogenide Materials”，其中的内容乃并入本文作为参考。而另一个使用化学气相沉积来形成硫属化物的例示方法揭露于Lee等人发表的文章”Highly Scalable Phase Change Memory with CVD GeSbTe doe sub50nm Generation”，2007Symposium on VLSI Technology Digest of Technical Papers，pp.102-103，且其内容乃并入本文作为参考。

[0172] 有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶相。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。

[0173] 虽然本发明已参照实施例来加以描述，然而本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，且其它替换方式及修改样式将被熟悉该技术的人所想到。特别是，所有具有实质上相同于本发明的构件组合而达成与本发明实质上相同结果的，皆不脱离本发明的精神范围。因此，所有类似替换方式及修改样式都落在本发明所附权利要求及其等同物物所限定的范围内。