SONOS快闪存储器单元及其形成方法

摘要

本发明提供了一种SONOS快闪存储器单元及其形成方法，其中SONOS快闪存储器单元包括：半导体衬底；在所述半导体衬底上形成的场效应晶体管；场效应晶体管的沟道连接源区和漏区，包括靠近漏区的第一沟道区以及靠近源区的第二沟道区；选择栅，形成于所述第一沟道区的表面，包括栅介质层以及栅介质层表面的栅电极；氧化硅-氮化硅-氧化硅层，至少形成于第二沟道区表面；控制栅，形成于所述氧化硅-氮化硅-氧化硅层表面。本发明所形成的SONOS快闪存储器单元满足了嵌入式系统的存储器阵列对读写性能以及响应速率的需求，且与现有CMOS工艺相兼容，结构简单，易于引出源区、漏区的互连线，便于布线集成形成存储器阵列。

权利要求

1.一种SONOS快闪存储器单元，其特征在于，包括：半导体衬底；

在所述半导体衬底上形成的场效应晶体管；

场效应晶体管的沟道连接源区和漏区，包括：靠近漏区的第一沟道区以及靠近源区的第二沟道区；选择栅，形成于所述第一沟道区的表面，包括栅介质层以及栅介质层表面的栅电极；氧化硅-氮化硅-氧化硅层，至少形成于第二沟道区表面；控制栅，形成于所述氧化硅-氮化硅-氧化硅层表面。

2.如权利要求1所述的SONOS快闪存储器单元，其特征在于，所述栅电极表面还形成有栅保护层，材料为氧化硅或氮化硅。

3.如权利要求1所述的SONOS快闪存储器单元，其特征在于，所述控制栅材料为多晶硅。

4.如权利要求1所述的SONOS快闪存储器单元，其特征在于，所述选择栅以及控制栅的外侧还形成有隔离侧壁。

5.一种SONOS快闪存储器单元的形成方法，其特征在于，包括：提供半导体衬底；

在半导体衬底上依次形成栅介质层、栅电极，并刻蚀部分形成选择栅；

在选择栅的一侧衬底上形成源区，且所述源区与选择栅之间留有空隙；

至少在衬底上所述空隙的表面形成氧化硅-氮化硅-氧化硅层；

在所述氧化硅-氮化硅-氧化硅层表面形成控制栅；

在选择栅的另一侧衬底上形成漏区。

6.如权利要求5所述的一种SONOS快闪存储器单元的形成方法，其特征在于，所述形成源区的具体步骤包括：在选择栅的两侧形成侧壁；

在选择栅一侧的衬底上形成源区；

去除所述侧壁。

7.如权利要求6所述的一种SONOS快闪存储器单元的形成方法，其特征在于，所述形成侧壁之前，先在选择栅以及衬底表面形成保护层。

8.如权利要求6所述的一种SONOS快闪存储器单元的形成方法，其特征在于，所述侧壁材料氮化硅或氧化硅，所述保护层材料为氮化硅、氧化硅或其组合。

9.如权利要求8所述的一种SONOS快闪存储器单元的形成方法，其特征在于，采用选择性湿法刻蚀分步去除侧壁以及保护层。

10.如权利要求5所述的一种SONOS快闪存储器单元的形成方法，其特征在于，所述氧化硅-氮化硅-氧化硅层形成于选择栅及其两侧衬底的表面。

11.如权利要求10所述的一种SONOS快闪存储器单元的形成方法，其特征在于。所述控制栅材质为多晶硅，形成控制栅步骤包括：在氧化硅-氮化硅-氧化硅层表面沉积多晶硅层，采用掩膜刻蚀多晶硅层，所述掩膜覆盖部分选择栅及其一侧形成有源区的衬底。

12.如权利要求5所述的一种SONOS快闪存储器单元的形成方法，其特征在于，还包括：进行后端硅化工艺，形成隔离侧壁并进行退火稳固，制作接触孔并引出互连线。

说明书

SONOS快闪存储器单元及其形成方法

技术领域

[0001] 本发明涉及一种快闪存储器，尤其涉及一种电荷陷阱单元(SONOS)快闪存储器及其形成方法。

背景技术

[0002] 通常，用于存储数据的半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在电源中断时丢失其数据，而非易失性存储器即使在供电电源关闭后仍能保持片内信息。与其它的非易失性存储技术(例如，磁盘驱动器)相比，非易失性半导体存储器具有成本低、密度大的特点。因此，非易失性存储器已广泛地应用于各个领域，包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相机、数字录音机和个人数字助理。近来，已经提出了具有硅-氧化物-氮化物-氧化物-硅(SONOS)结构的非易失性存储器，包括SONOS快闪存储器。SONOS结构的非易失性存储器具有很薄的单元，其便于制造且容易结合至例如集成电路的外围区域和/或逻辑区域中。

[0003] 专利号为US6797565的美国专利提供了一种SONOS快闪存储器的制作方法，包括如下步骤，如图1A所示，首先，在硅衬底100上形成氧化硅-氮化硅-氧化硅层(ONO)102；然后在氧化硅-氮化硅-氧化硅层102上沉积第一多晶硅层104；在第一多晶硅层104上形成第一硬掩膜层106；在第一硬掩膜层106上旋涂第一光阻层107，经过曝光、显影工艺，在第一光阻层107上沿位线方向形成第一开口图形108，所述第一光阻层107上第一开口图形108的位置与硅衬底100内需要形成源极和漏极的位置相对应。

[0004] 如图1B所示，以第一光阻层107为掩膜，蚀刻第一硬掩膜层106、第一多晶硅层104和氧化硅-氮化硅-氧化硅层102至露出硅衬底100，蚀刻后的第一多晶硅层104和氧化硅-氮化硅-氧化硅层102作为栅极结构；去除第一光阻层107；以栅极结构为掩膜，在硅衬底100中进行离子注入，形成源极/漏极101。

[0005] 如图1C所示，在硅衬底100和第一硬掩膜层106上沉积介电层110，介电层110的材料为低温氧化硅；对介电层110进行平坦化处理，直至露出第一硬掩膜层106；接着，去除第一硬掩膜层106，露出第一多晶硅层104。

[0006] 如图1D所示，在第一多晶硅层104上沉积第二多晶硅层112；在第二多晶硅层112上沉积第二硬掩膜层114；在第二硬掩膜层114上旋涂第二光阻层115，经过曝光、显影工艺，在第二光阻层115上沿字线方向形成第二开口图形116。

[0007] 如图1E所示，以第二光阻层115为掩膜，蚀刻第二硬掩膜层114、第二多晶硅层112和第一多晶硅层104至露出氧化硅-氮化硅-氧化硅层102；去除第二光阻层115和第二硬掩膜层114至露出第二多晶硅层112，第一多晶硅层104作为存储单元的栅电极，第二多晶硅层112将SONOS快闪存储器的各个栅电极连接起来，形成字线。

[0008] 图2为现有技术制作的SONOS快闪存储器俯视图，其中110是介电层，112是第二多晶硅层，A-A为存储器的字线方向。将各存储单元的源极/漏极101(在介电层110的底部，图中未示出)连接起来形成位线，B-B为存储器的位线方向。

[0009] 图2A为上述SONOS快闪存储器的存储单元结构示意图，包括作为栅电极的第一多晶硅层104，底部的氧化硅-氮化硅-氧化硅层102以及两侧的源极/漏极101，构成MOS结构。在所述栅电极上施加电压，源漏极之间形成导电沟道，源漏极之间的电压差使得沟道内产生电流，所述电子在移动过程中又受到栅电极与衬底之间的电压差影响，将会跃迁至氧化硅-氮化硅-氧化硅层102中进行存储，或者从氧化硅-氮化硅-氧化硅层102跃迁回沟道，完成存储单元的读写过程。

[0010] 在现有的SONOS快闪存储器中，存储单元的栅电极同时起到开启MOS管形成导电沟道，以及控制氧化硅-氮化硅-氧化硅层102存储电子的作用，，在，存储单元的读写性能、响应速率已经逐渐不能满足高度集成的存储器阵列尤其是嵌入式系统的存储器阵列需要，另一方面，连接源极或者漏极的位线，需要从存储单元的底部引出互连线，在器件尺寸微缩后，布线上存在困难。因此进入90nm工艺，需要一种新型的SONOS快闪存储器结构以兼容适应日益微缩的工艺制程。

发明内容

[0011] 本发明解决的问题是提供一种新型的SONOS快闪存储单元及其形成方法，以满足嵌入式系统的存储器阵列对读写性能、响应速率的需求，并且与小尺寸CMOS工艺相兼容。

[0012] 本发明提供了一种SONOS快闪存储器单元，包括：

[0013] 半导体衬底；

[0014] 在所述半导体衬底上形成的场效应晶体管；

[0015] 场效应晶体管的沟道连接源区和漏区，包括：靠近漏区的第一沟道区以及靠近源区的第二沟道区；选择栅，形成于所述第一沟道区的表面，包括栅介质层以及栅介质层表面的栅电极；氧化硅-氮化硅-氧化硅层，至少形成于第二沟道区表面；控制栅，形成于所述氧化硅-氮化硅-氧化硅层表面。

[0016] 作为可选方案，所述栅电极表面还形成有栅保护层，材料为氧化硅或氮化硅。

[0017] 作为可选方案，所述控制栅材料为多晶硅；所述选择栅以及控制栅的外侧还形成有隔离侧壁。

[0018] 本发明还提供了一种SONOS快闪存储器单元的形成方法，主要步骤包括：

[0019] 提供半导体衬底；

[0020] 在半导体衬底上依次形成栅介质层、栅电极，并刻蚀部分形成选择栅；

[0021] 在选择栅的一侧衬底上形成源区，且所述源区与选择栅之间留有空隙；

[0022] 至少在衬底上所述空隙的表面形成氧化硅-氮化硅-氧化硅层；

[0023] 在所述氧化硅-氮化硅-氧化硅层表面形成控制栅；

[0024] 在选择栅的另一侧衬底上形成漏区。

[0025] 其中，所述形成源区的具体步骤包括：在选择栅的两侧形成侧壁；在选择栅一侧的衬底上形成源区；去除所述侧壁。

[0026] 作为优选方案，在形成侧壁之前，先在选择栅以及衬底表面形成保护层；所述侧壁材料为氮化硅或氧化硅，所述保护层材料为氮化硅、氧化硅或其组合；采用选择性湿法刻蚀分步去除侧壁、保护层。

[0027] 作为可选方案，所述氧化硅-氮化硅-氧化硅层形成于选择栅及其两侧衬底的表面；所述控制栅材质为多晶硅，形成控制栅步骤包括：在氧化硅-氮化硅-氧化硅层表面沉积多晶硅层，采用掩膜刻蚀多晶硅层，所述掩膜覆盖部分选择栅及其一侧形成有源区的衬底。

[0028] 上述的SONOS快闪存储器单元的形成方法，还包括：进行后端硅化工艺，形成隔离侧壁并进行退火稳固，制作接触孔并引出互连线。

[0029] 与现有的相比，本发明所形成的SONOS快闪存储器单元选择栅控制存储器单元的选通，控制栅控制存储器单元的存储读写，且选择栅中形成有进一步提高了选通速度，满足了嵌入式系统的存储器阵列对读写性能以及响应速率的需求；另一方面与现有CMOS工艺相兼容，结构简单，易于引出源区、漏区的互连线，便于布线集成形成存储器阵列。

附图说明

[0030] 通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

[0031] 图1A至图1E是现有技术的SONOS快闪存储器制造工艺的剖面示意图；

[0032] 图2是现有技术形成的SONOS快闪存储器阵列示意图；

[0033] 图2A是现有技术形成的SONOS快闪存储单元的结构示意图；

[0034] 图3为本发明所述的SONOS快闪存储器单元形成方法步骤流程图；

[0035] 图4A至图4M为本发明所述SONOS快闪存储器制造工艺的剖面示意图；

[0036] 图5为本发明所述SONOS快闪存储器单元所构成的存储器阵列示意图；

[0037] 图6A至图6B为本发明所述SONOS快闪存储器单元的擦写机制示意图。

具体实施方式

[0038] 本发明所提出的一种SONOS快闪存储器单元的形成方法，具体的步骤流程图如图3所示：

[0039] S1、提供半导体衬底，在半导体衬底上依次形成栅介质层、栅电极，并刻蚀部分形成选择栅；

[0040] S2、在选择栅一侧的衬底上进行离子掺杂形成源区，所述源区与选择栅之间留有空隙；

[0041] 具体方式为：

[0042] 先在选择栅以及衬底的表面形成保护层，在选择栅的两侧形成具有一定厚度的侧壁。

[0043] 然后使用掩膜在选择栅的一侧衬底上预定区域内进行等离子注入，掺杂形成源区。侧壁作为阻挡层，保护侧壁下方的衬底不被离子掺杂，从而使得所形成源区与选择栅之间留有空隙。

[0044] 去除所述侧壁，然后再去除所述保护层。其中侧壁可以为氮化硅或氧化硅，保护层可以为氮化硅、氧化硅或其组合，以便于使用选择性的湿法刻蚀分步骤去除，而避免损伤选择栅或者衬底部分。

[0045] S3、至少在所述空隙的表面形成氧化硅-氮化硅-氧化硅层；

[0046] 作为可选的方案，可在上述S2步骤所得半导体结构基础上(即选择栅以及两侧衬底的表面)，依次沉积氧化硅底层、氮化硅层以及氧化硅顶层，而形成氧化硅-氮化硅-氧化硅层(以下简称ONO层)结构，所述ONO层可在存储器单元中作为电荷陷阱以存储电荷，而具体的电荷陷阱区为ONO层在S2步骤中所述源区和选择栅之间空隙的表面部分。

[0047] S4、在所述氧化硅-氮化硅-氧化硅层表面形成控制栅；

[0048] 所述控制栅可采用多晶硅，由于S3中形成的ONO层不仅仅局限于空隙表面，作为可选方案，在上述ONO层的表面沉积多晶硅层，然后使用掩膜刻蚀掉部分，完成控制栅与电荷陷阱区的对准。由于进入90nm工艺之后，栅极的实际宽度教小，难以精确控制掩膜的边缘位置，为了使控制栅准确覆盖电荷陷阱区，所述掩膜需要覆盖部分选择栅及其一侧形成有源区的衬底，将使得刻蚀多晶硅层后所形成的控制栅会覆盖部分选择栅的顶部。

[0049] S5、在选择栅另一侧的衬底上离子掺杂形成漏区；

[0050] 在选择栅另外一侧衬底区域内进行等离子掺杂，而形成漏区。因为前述S3中形成的ONO层覆盖于衬底表面，所以离子注入时需要控制浓度分布使得掺杂形成的漏区满足相关要求。

[0051] S6、进行后端硅化工艺，形成隔离侧壁并进行退火稳固，制作接触孔并引出互连线。

[0052] 其中形成隔离侧壁的步骤可与步骤S2相同，另外在各有源区上制作接触孔引出互连线时，可以在接触面上形成金属硅化物，降低接触电阻。

[0053] 下面结合附图，对本发明的一个具体实施例作进一步介绍，如图4A至图4M所示，为本发明所述SONOS快闪存储器制造工艺的剖面示意图。因为在半导体工艺中，通常存储器的制作是一次性形成大规模的单元阵列，以下具体实施例中，仅为了说明需要，以形成两个相邻的存储器单元为图示，不应当以此限定本发明的权利范围。

[0054] 基于上述制造方法，本发明提供了一种SONOS快闪存储器单元的具体结构，包括：

[0055] 半导体衬底；

[0056] 在所述半导体衬底上形成的场效应晶体管；

[0057] 场效应晶体管的沟道连接源区和漏区，包括：靠近漏区的第一沟道区以及靠近源区的第二沟道区；选择栅，形成于所述第一沟道区的表面，包括栅介质层以及栅介质层表面的栅电极；氧化硅-氮化硅-氧化硅层，至少形成于第二沟道区表面；控制栅，形成于所述氧化硅-氮化硅-氧化硅层表面。

[0058] 其中，第一沟道区位于衬底上栅介质层的底部，第二沟道区位于衬底上所述源区与选择栅之间的空隙处，所述第一沟道区以及第二沟道区仅为说明需要进行结构上的划分，而并不具有实质性的功能差异，特此说明。

[0059] 如图4A，本实施例以P-型衬底上形成NMOS晶体管作为存储器单元选通管为例，故首先在P-型半导体衬底200的表面依次形成栅介质层201，栅电极202以及栅保护层204。

[0060] 所述栅介质层201材料可以为氧化硅，可以采用高温热氧化法形成，厚度范围为30-150埃，(1埃＝0.1纳米)；所述栅电极202材料可以为多晶硅，可以在500-700摄氏度下，高温外延生长而成，厚度范围为500-2000埃；所述栅保护层204材料可以为氧化硅或者氮化硅等，其厚度可根据具体的工艺需要进行选择。

[0061] 如图4B，去除部分的栅介质层201，栅极栅电极202以及栅保护层204，可配合掩膜进行等离子刻蚀在预定的位置形成栅极作为存储单元的选择栅(图示中包括两个存储器单元的选择栅)。

[0062] 如图4C，在上述图4B所示结构的表面形成保护层，以及间隔层207。

[0063] 所述保护层可以为氧化硅、氮化硅或其组合。在本实施例中，所述保护层为复合层，包括热氧化层205以及氮化硅层206；可先采用高温热氧化沉积法或者CVD化学气相沉积热氧化层205，所述热氧化层205的厚度范围为30-100埃；然后在热氧化层205表面采用CVD化学气相沉积形成氮化硅层206，所述氮化硅保护层206厚度范围为50-100埃，[0064] 所述间隔层217将在后述工艺中刻蚀形成侧壁，其材料可以为氧化硅或者氮化硅等，但应当与相邻的保护层区别开来以便后续的选择性刻蚀。由于本实施例中间隔层217形成于氮化硅层206表面，因此间隔层217材料选择为氧化硅，厚度范围为300-1000埃[0065] 如图4D，首先刻蚀所述间隔层217形成侧壁。本实施例中采用RIE等离子刻蚀，利用等离子刻蚀的各项异性性质，在选择栅的两侧形成侧壁。由于氮化硅层206的存在，使得刻蚀过程中避免伤及选择栅以及其他部分的衬底。所述形成的侧壁的厚度范围为200-1000埃。

[0066] 然后利用掩膜在选择栅一侧衬底上形成源区，由于相邻存储器单元能够共用源区以及漏区，因此在图示中，直接在两选择栅之间的衬底区域进行离子掺杂形成源区。本实施例中，可采用砷注入，射频电压5-60Kev，注入剂量5E14-5E15每平方厘米，形成N形源区。选择栅的两侧存在侧壁，侧壁下方衬底不会受到离子注入，因此图示中形成的源区与两边的选择栅均留有空隙，且空隙的宽度等于侧壁的厚度。

[0067] 如图4E，去除选择栅两侧的侧壁，本实施例中侧壁材料为氧化硅，可使用氢氟酸进行湿法刻蚀。

[0068] 如图4F，先去除保护层中的氮化硅层206，可使用热磷酸进行湿法刻蚀；再去除保护层中的热氧化层205，可使用等离子刻蚀；另外热氧化层205也可以保留，作为后述形成的氧化硅-氮化硅-氧化硅层中的底部氧化硅层。使用复合型的保护层，能够避免在湿法刻蚀去除氮化硅206时，热磷酸对器件其他部分的侵蚀。

[0069] 所述氢氟酸和热磷酸均为选择性刻蚀剂，其中氢氟酸只对氧化硅有腐蚀作用能保留氮化硅等，而热磷酸则只与氮化硅反应可保留氧化硅等。

[0070] 如图4G，在上述步骤得到的器件表面可采用CVD化学气相沉积，依次形成氧化硅底层、氮化硅层以及氧化硅顶层，形成氧化硅-氮化硅-氧化硅三层结构(简称ONO层)，所述ONO层207将在存储器单元中作为电荷陷阱以存储电荷，而具体的电荷陷阱区则为ONO层207位于上述源区和选择栅之间空隙表面的部分，如图中虚线所圈区域。

[0071] 另外，在存储器的制造过程中，进行到此处步骤之后，可以用掩膜覆盖整个存储器阵列区域，进行外围逻辑电路的形成工艺。

[0072] 如图4H，在ONO层207的表面形成控制栅208，所述控制栅的材料可以为多晶硅，可采用CVD化学气相沉积制备。

[0073] 如图4I，利用掩膜刻蚀掉部分控制栅208，完成控制栅与所述电荷陷阱区的对准。

[0074] 由于电荷陷阱区位于源区两侧的衬底表面并紧靠选择栅，所以作为可选方案，所述控制栅可以完全覆盖有源区及其两侧的衬底部分，也即图示中两相邻选择栅之间的区域，使得相邻存储器单元之间共用控制栅。在实际工艺的对准过程中，为了让控制栅准确覆盖紧靠选择栅的电荷陷阱区，所述掩膜的边缘应当遮挡住部分选择栅表面，使得刻蚀后形成的控制栅208也会覆盖部分选择栅的顶部。

[0075] 如图4J，在选择栅相对于源区的另外一侧区域内形成漏区。由于前述步骤中，所述ONO层207覆盖于选择栅及其两侧衬底，所以在离子注入的时候需要控制其浓度分布，使得在衬底掺杂形成的漏区满足相关要求。另外，相邻的存储器单元漏区也能共用，图示中未示出。本实施例中，所述漏区为N型，可采用砷注入，射频电压5-60Kev，注入剂量5E14-1E15每平方厘米；还可采用磷注入，射频电压15-60Kev，注入剂量5E12-1E14每平方厘米。

[0076] 如图4K，在所述选择栅以及控制栅的外侧等形成隔离侧壁209起到保护、绝缘隔离等作用，所述隔离侧壁可以为氮化硅、氧化硅等，制备方法可与图4D所述工艺相同。

[0077] 如图4L，另外在器件有源区的互连表面，沉积或者生长硅化物金属层210，用于降低器件的接触电阻，以提高器件的反应速率。且进行常规的后端硅化工艺，比如高温退火加固等等以稳固器件结构。

[0078] 如图4M，在源、栅、漏等有源区形成接触孔引出互连线211。

[0079] 如图5所示，为本发明所述SONOS快闪存储器单元所构成的存储器阵列示意图，将图5与图4M相对应，其中C-C线为SONOS快闪存储器单元阵列中的漏区连线，作为存储器的位线；A-A线为SONOS快闪存储器单元阵列中的控制栅连线，作为存储器的字线；B-B线为SONOS快闪存储器单元阵列的选择栅连线，用于存储器单元的选通；此外存储器单元阵列中的源区连线图中未示出。

[0080] 下面结合本发明所述的SONOS快闪存储器单元结构对其擦、写以及读取机制作进一步介绍。此处为简化说明，仅针对单个存储器单元中的进行描述，与上述制造工艺相同，所述存储器单元的选通管以NMOS晶体管为例。

[0081] 如图6A所示，为SONOS快闪存储器单元写机制示意图，本发明所述SONOS快闪存储器单元采用源极注入(source-side injection)机制进行存储器的写操作。具体操作如下：

[0082] 首先场效应晶体管的栅极也即存储器单元的选择栅被选中，选择栅输入低正电压开启晶体管(Vsg＝1.2v)；然后控制栅输入极高电平(Vcg＝6v-10v)，表示对该晶体管进行写操作；晶体管的P型衬底保持接地(Vb＝0v)，N型漏区保持低电平(Vd＝0v-0.6v)，而N型源区接入高电平(Vs＝4v-6v)。由于晶体管已被开启，连接源漏的沟道区形成导电的沟道，因此在如果源漏之间存在电压差便会产生电流。电子由低电平的漏区往高电平的源区移动。当电子流在沟道靠近源区一侧附近，由于控制栅Vcg与衬底Vb之间存在高电势差，电子在此处发生隧穿而跃迁至ONO层的电荷陷阱区。如图6A中的圈内示意图，电子在ONO层的电荷陷阱区内聚集，从而完成该晶体管的写入过程。

[0083] 如图6B所示，为SONOS快闪存储器单元擦机制示意图，本发明所述SONOS快闪存储器单元采用能带至能带热空穴注入(band to band hot hole)机制进行存储器的擦操作。具体过程如下：

[0084] 在进行存储器擦操作时，即去除ONO层的电荷陷阱区的聚集电荷，首先将选择栅电平置零(Vsg＝0v)，使得源漏区之间不形成导通沟道。然后控制栅输入负的极高电平(Vcg＝-5v至-10v)，P型衬底依然接地(Vb＝0v)，N型漏区的电平悬浮，N型源区输入高电平(Vs＝4v-7v)，因为源漏区之间不导电，所以不会产生新的电子流动，而N型漏区和控制栅之间存在极大的电势差(Vs＞Vcg)，而控制栅本身不会产生载流子移动，衬底靠近源区一侧将产生热空穴并隧穿跃迁至ONO层的电荷陷阱区。如图6B中的圈内示意图，热空穴将在ONO层的电荷陷阱区内与原先聚集的电子中和，从而完成该存储器单元的擦除过程。

[0085] 在进行读取操作时，只需要将晶体管的选择栅以及控制栅置高电平，表示选中该位存储单元，P型衬底接地，N型源极置0，P型漏极加极小正电压。如果ONO层的电荷陷阱区内聚集有电子则必然在此处累积电势，相当于形成晶体管的一个浮动栅极以导通晶体管，所以只需测试晶体管是否导通，便可知此晶体管的ONO电荷陷阱区内是否存储电荷。如果存有电荷则视为1，未有电荷则视为0。

[0086] 上述具体实施例中，SONOS快闪存储器单元虽然以NMOS晶体管为例，但在实际应用中，同样可以采用PMOS晶体管作为存储器单元的选通管。这是本发明领域技术人员所容易想到并具体实施的，由于原理以及工艺制程相同此处不再赘述。

[0087] 本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。