半导体器件及其制造方法

摘要

一种半导体器件(10)，所述半导体器件(10)在半导体本体(1)内包括双极晶体管和场效应晶体管，所述半导体本体包括凸出台(5)，在所述凸出台(5)内存在双极晶体管的集电极区(22d和22e)和基极区(33d)的至少一部分。双极晶体管具有在集电极区(22d和22e)内提供的第一绝缘腔(92)。由于围绕基极区(33d)以及在集电极区(22d和22e)与发射极区(4)之间提供的第二绝缘腔，基极区(33d)在衬底平面中比集电极区(22d和22e)窄。通过阻止从基极区扩散，第一绝缘腔(92)使得可以减小基极集电极电容，并且可以被描述为限定基极接触。

权利要求

1.一种具有衬底(11)和半导体本体(1)的半导体器件(10)，所述半导体器件(10)包括双极晶体管，双极晶体管按照以下顺序具有集电极区(22d和22e)、基极区(33d)和发射极区(4)，其中半导体本体(1)包括凸出台(5)，在所述凸出台(5)内存在集电极区(22d和

22e)和基极区(33d)的至少一部分，所述凸出台(5)被隔离区(6)包围；其特征在于：半导体器件(10)还包括场效应晶体管；

双极晶体管具有在集电极区(22d和22e)中提供的第一绝缘腔(92)；以及由于围绕基极区(33d)以及在集电极区(22d和22e)与发射极区(4)之间提供的第二绝缘腔(94)，基极区(33d)在衬底平面中比集电极区(22d和22e)窄。

2.根据权利要求1所述的半导体器件，其中，限定第一绝缘腔(92)并由第一绝缘腔(92)包围的层(33c)的剩余部分阻止从集电极区的扩散。

3.根据权利要求2所述的半导体器件，其中，限定第一绝缘腔(92)并由第一绝缘腔(92)包围的层(33c)的剩余部分是SiGe:C。

4.根据权利要求1、2或3所述的半导体器件，其中，提供假发射极。

5.根据权利要求1、2、3或4所述的半导体器件，其中，第一绝缘腔(92)填充有气体。

6.根据权利要求5所述的半导体器件，其中，气体是空气。

7.根据权利要求1、2、3或4所述的半导体器件，其中，第一绝缘腔(92)填充有二氧化硅。

8.一种制造具有衬底(11)和半导体本体(1)的半导体器件(10)的方法，所述半导体器件(10)包括双极晶体管，双极晶体管按照以下顺序具有集电极区(22d和22e)、基极区(33d)和发射极区(4)，其中半导体本体(1)包括凸出台(5)，在所述凸出台(5)内存在集电极区(22d和22e)和基极区(33d)的至少一部分，所述凸出台(5)被隔离区(6)包围；其特征在于：还为半导体器件(10)提供场效应晶体管；为双极晶体管提供在集电极区(22d和22e)中的第一绝缘腔(92)；以及为双极晶体管提供第二绝缘腔(94)，第二绝缘腔(94)被提供在基极区(33d)周围以及在集电极区(22d和22e)与发射极区(4)之间，使得基极区(33d)在衬底平面中比集电极区(22d和22e)窄。

9.根据权利要求8所述的方法，其中，限定第一绝缘腔(92)并由第一绝缘腔(92)包围的层(33c)的剩余部分阻止从集电极区的扩散。

10.根据权利要求9所述的方法，其中，限定第一绝缘腔(92)并由第一绝缘腔(92)包围的层(33c)的剩余部分是SiGe:C。

11.根据权利要求8、9或10所述的方法，其中，提供假发射极。

12.根据权利要求8、9、10或11所述的方法，其中，第一绝缘腔(92)填充有气体。

13.根据权利要求12所述的方法，其中，气体是空气。

14.根据权利要求8、9、10或11所述的方法，其中，第一绝缘腔(92)填充有二氧化硅。

15.根据权利要求1至7中任一项权利要求所述的半导体器件，还包括至少一个隔离物(201，202)，所述至少一个隔离物(201，202)被提供为与凸出台(5)的一部分相邻，以便减小基极-集电极电容。

16.根据权利要求15所述的半导体器件，其中，隔离区(6)比基极区(33d)低。

17.根据权利要求8至14中任一项所说的方法，还包括提供与凸出台(5)的一部分相邻的至少一个隔离物(201，202)，以便减小基极-集电极电容。

18.根据权利要求17所述的方法，其中，将隔离区(6)回蚀刻到低于基极区(33d)。

说明书

半导体器件及其制造方法

技术领域

[0001] 本发明涉及具有衬底和半导体本体的半导体器件，所述半导体器件包括双极晶体管和场效应晶体管。双极晶体管按以下顺序包括：集电极区、基极区和发射极区，其中半导体本体包括凸出台(也可以称作基座)，在所述凸出台内至少存在集电极区的一部分和基极区的一部分，凸出台被隔离区包围。这样的器件具体在被构造为异质结双极晶体管(HBT)时非常适于高频放大器应用。本发明还涉及一种制造这样的器件的方法。

背景技术

[0002] 从2006年3月7日公开的美国专利文献USP 7,008,851中已知这样的器件。在该文献中将双极晶体管描述为包括台，在所述台内存在集电极区的一部分和基极区的一部分。在衬底中还存在形成晶体管的子集电极的区。台包括n型外延硅层和p型外延层，所述n型外延硅层形成集电极区的所述部分，所述p型外延层包含锗并且在该p型外延层内形成基极区。台被所形成的隔离层包围，包围台的槽(也称作浅沟)的壁涂覆二氧化硅隔离层，该槽还实质上填充有氧化物。

[0003] 现有器件的缺点是现有器件的高频特性有待改进。此外，现有器件的制造相对复杂。

[0004] US 2005/0212087A公开了一种形成双极晶体管的结构和方法。在晶体管的Si:Ge本征基极下方围绕集电极形成腔。

[0005] 通过引用结合在本文中的国际专利申请PCT/IB2007/052220描述了一种开始段落中提到的类型的器件，其中，半导体器件还包括场效应晶体管，所述场效应晶体管具有源极区、漏极区、插入的沟道区和叠加的栅极电介质以及栅极区，所述栅极区形成场效应晶体管的最高部分，台的高度大于栅极区的高度。使用假发射极来蚀刻掉晶体管的寄生元件，从而可以提供自对准的集电极-非本征基极结。然而，该方法将使得难以控制例如器件中使用的本征基极与硼掺杂多晶硅之间的基极接触。

发明内容

[0006] 实现了本发明以期提供一种包括双极晶体管和场效应晶体管器件的半导体器件及其制造方法，其中，包括一个或更多个自对准绝缘填充腔并且所述自对准绝缘填充腔可以限定基极接触以及可以允许减小基极-集电极电容，并且还可以进一步减小寄生元件，通过蚀刻掉一层或多层的一部分而从所述一层或多层形成一个或多个腔，并且其中腔可以减小集电极扩散。

[0007] 在第一方面，本发明提供了一种具有衬底和半导体本体的半导体器件，所述半导体器件包括双极晶体管，双极晶体管按照以下顺序具有集电极区、基极区和发射极区，其中半导体本体包括凸出台，在所述凸出台内存在集电极区和基极区的至少一部分，所述凸出台被隔离区包围，其中：半导体器件还包括场效应晶体管；双极晶体管具有在集电极区中的第一绝缘腔；由于围绕基极区以及在集电极区与发射极之间提供的第二绝缘腔，基极区在衬底平面中比集电极区窄。

[0008] 半导体可以包括限定第一绝缘腔并由第一绝缘腔包围的层的剩余部分，所述层的剩余部分阻止从集电极区的扩散。

[0009] 层的剩余部分可以是SiGe:C层。

[0010] 可以提供假发射极。

[0011] 第一绝缘腔可以填充有气体。

[0012] 气体可以是空气。

[0013] 第一绝缘腔可以填充有二氧化硅。

[0014] 半导体器件还可以包括至少一个隔离物，所述至少一个隔离物被提供为与凸出台的一部分相邻，以便减小基极-集电极电容。

[0015] 隔离区可以低于基极区。

[0016] 在另一方面，本发明提供了一种制造具有衬底和半导体本体的半导体器件的方法，所述半导体器件包括双极晶体管，双极晶体管按照以下顺序具有集电极区、基极区和发射极区，其中半导体本体包括凸出台，在所述凸出台内存在集电极区和基极区的至少一部分，所述凸出台被隔离区包围；所述方法还包括为半导体器件提供场效应晶体管；以及为双极晶体管提供在集电极区中的第二绝缘腔，所述第二绝缘腔被提供在基极区周围以及在集电极区与发射极区之间，使得基极区在衬底平面中比集电极区窄。

[0017] 可以提供限定第一绝缘腔并由第一绝缘腔包围的层的剩余部分，所述层的剩余部分阻止从集电极区的扩散。

[0018] 层的剩余部分可以是SiGe:C层。

[0019] 可以提供假发射极。

[0020] 第一绝缘腔可以填充有气体。

[0021] 气体可以是空气。

[0022] 第一绝缘腔可以填充有二氧化硅。

[0023] 该方法还可以包括提供与凸出台的一部分相邻的至少一个隔离物，以便减小基极-集电极电容。

[0024] 可以将隔离区回蚀刻到低于基极区。

[0025] 因此，提供了一种包括双极晶体管和场效应晶体管器件的半导体器件及其制造方法，其中，提供绝缘腔，用于形成绝缘腔的层使得可以减小集电极扩散。

附图说明

[0026] 现在将参考附图以示例的方式来描述本发明的实施例，附图中：

[0027] 图1至16以图解方式和厚度方向垂直截取的横截面的形式，示出在根据本发明的方法来制造根据本发明的器件的连续阶段中，根据本发明的器件的第一示例。

[0028] 图17至22以图解方式和厚度方向垂直截取的横截面的形式，示出在根据本发明的方法来制造根据本发明的器件的连续阶段中，根据本发明的器件的另一示例。

[0029] 附图并不是按实际大小绘制的，为了清楚起见具体放大了厚度方向的尺寸，此外不同层的相对厚度不是按比例绘制的。

具体实施方式

[0030] 图1至16以图解方式和厚度方向垂直截取的横截面的形式，示出在根据本发明的方法来制造根据本发明的器件的连续阶段中，根据本发明的器件的第一示例。

[0031] 起始点是p型Si衬底11(参见图1)。如果需要的话，可以在衬底11上沉积外延硅层。然后提供掩模(未示出)，例如光致抗蚀剂掩模，通过该掩模，可以通过n型离子(如，砷离子)注入来形成凹陷的n型半导体区20。在去除掩模之后，以类似的方式形成STI(浅沟隔离)形式的隔离区21。随后，通过热氧化(例如，在1000℃下)在半导体本体1的经过清理的表面上提供氧化硅层，将该氧化硅层图案化以便形成栅电介质区7。现在沉积导电多晶硅层，利用该导电多晶硅层来形成栅极区8。上述区形成场效应晶体管的一部分，场效应晶体管是器件10的一部分。在该示例中，完成了场效应晶体管的主要部分，在图1的右侧部分以图解方式描述了两个这样的晶体管(在这种情况下是NMOS)。图中未示出左侧和右侧晶体管各自的源极区和漏极区以及公共的源极/漏极区。栅极区8在每侧具有隔离物。在整个结构上以图案的形式提供覆盖层12。该层包括氧化硅层和氮化硅层的堆叠，所述堆叠不仅起到后续外延步骤的成核层的作用，还起到先前形成的MOS晶体管的保护层的作用。理想地(如所示的)，覆盖层12在整个隔离区21上延伸，然而实际上这并不是必须的，因为在随后的外延沉积步骤中在隔离区21和覆盖层12上沉积n型硅时(参见下文)，隔离区21和覆盖层12都会引起多晶生长。

[0032] 随后(参见图2)，在单个外延工艺中提供半导体层结构，所述半导体层结构按照以下顺序包括：第一n型硅层22a；第一硅锗碳(SiGe:C)层33a(其中，因为该层可以备选地被看作是或称作是硅锗，所以碳仅占大约0.2％)；第二n型硅层22b；p型硅锗碳(SiGe:C)复合层33b(其中，因为该层可以备选地被看作是或称作是硅锗，所以碳仅占大约0.2％)；以及第三n型硅层22c。在本实施例中，(SiGe:C)复合层33b按照以下顺序包括：未掺杂Si-Ge:C层331、硼掺杂Si-Ge:C层332以及未掺杂Si-Ge:C层333。在上述层中，通过经由外延反应器传导的气体的成分的变化，以简单的方式来调整导电类型和成分。

[0033] 现在将参考图3来描述n型硅层22a、22b、22c以及SiGe:C层33a和33b的其他细节，图3仅示出了图2所示结构的一部分350(参见图2)。为了简单，在图3中复合层33b被示为单层。将意识到，以下参考图3-17描述的制造工艺的其余部分中应用的工艺和材料，将以本领域技术人员容易理解的方式被应用到图2所示结构的全部，即，部分350的外部以及部分350内部。

[0034] 在上述外延工艺期间，从与覆盖层12的界面得到的层部分生长为多晶层，而从与硅衬底的未覆盖n型半导体区20的界面得到的层部分生长为单晶层。多晶层将以增大的程度延伸至单晶层中。图3示出了所得到的结构。具体地，示出了第一分界线80和第二分界线82以表示第一多晶区84和第二多晶区86之间的分界线，每个多晶区由与其相应分界线80、82平行的附加阴影线来指示。因此提供了从图3来看是梯形形状的单晶区88，可以将该单晶区88看作是没有附加阴影线的区。将意识到，第一多晶区84、第二多晶区86和单晶区88中的每一个贯穿外延工艺期间生长的五个层中的每个层而延伸，所述五个层即为：第一n型硅层22a、SiGe:C层33a、第二n型硅层22b、复合SiGe:C层33b和第三n型硅层
22c中的每一个。如以下详细描述的，将在后续工艺中进行多晶区与单晶区之间的这种分界。注意，当覆盖层12没有在整个隔离区21上延伸时，由于隔离区21上也生长多晶，所以多晶区与单晶区之间的分界没有实质上改变。

[0035] 随后(参见图4)通过CVD在半导体层结构上提供牺牲层结构。牺牲层结构按照以下顺序包括：二氧化硅层55、氮化硅层66和二氧化硅层77。然后在单晶区88的大约中央部分上对准的牺牲层结构的顶部，以图案的方式提供掩模M(在这种情况下是光致抗蚀剂掩模M)。

[0036] 随后(参见图5)通过蚀刻(例如，RIE(反应离子蚀刻)或某种其他干法蚀刻工艺)在(半导体)层结构中形成台(还可以称作基座)5，台5包括层55、56、77的(由掩模M限定的)相应部分55a、66a、77a。然后去除掩模M，得到图5所示的结构。

[0037] 随后(参见图6)执行干法蚀刻，例如通过反应离子蚀刻来执行干法蚀刻。用于蚀刻的有效掩模是台5顶部的二氧化硅部分77a。继续向下蚀刻到凹陷的n型半导体区20的硅表面以及向下蚀刻到覆盖层12。由于该蚀刻步骤，第一n型硅层22a、复合SiGe:C层33a、第二n型硅层22b、复合SiGe:C层33b和第三n型硅层22c的宽度减小到由台5顶部的二氧化硅部分77a的宽度来限定或者与台5顶部的二氧化硅部分77a的宽度相对应的宽度。宽度被如上限定的第一n型硅层22a的剩余部分提供了双极晶体管集电极区的第一部分，由参考数字22d来指示。宽度被如上限定的第二n型硅层22b的剩余部分提供了双极晶体管的集电极区的第二部分，由参考数字22e来指示。宽度被如上限定的第三n型硅层
22c的剩余部分由参考数字22f来指示。双极晶体管的集电极区的第一部分22d和双极晶体管的集电极区的第二部分22e一起提供了双极晶体管的总集电极区。

[0038] 随后(参见图7)执行向硅的选择性SiGe蚀刻(即，从SiGe:C层33a和33c的外露边缘而不是从外露的硅区域选择性地去除SiGe:C)。对蚀刻进行时间控制，使得在蚀刻掉SiGe:C层33a和复合SiGe:C层33b的所有材料之前停止蚀刻。这得到了(参见图7)由参考数字33c来指示、被腔92包围的SiGe:C层33a的较窄剩余部分，腔92与在向硅的该选择性SiGe蚀刻中去除的SiGe:C层33a的材料的位置相对应。集电极电流流经该剩余集电极窗33c。层33c起到阻止扩散层的作用以确保从22d至22e的剧烈掺杂剂转变。这还得到了(参见图7)由参考数字33d指示、被腔94包围的复合SiGe:C层33b的较窄剩余部分，腔94与在向硅的该选择性SiGe蚀刻中去除的复合SiGe:C层33b的材料的位置相对应。具有被如上限定的宽度并且被空腔94包围的复合SiGe:C层的剩余部分33d提供了双极晶体管的基极区33d。

[0039] 随后(参见图8)在这种情况下在结构上沉积高密度等离子(HDP)二氧化硅的电绝缘层16。确定、调节或控制该步骤的沉积工艺，以在二氧化硅所包围的腔中提供俘获的空气(或根据需要提供其他气体)，俘获的空气(或其他气体)起到腔92和94的绝缘体的作用。在其他实施例中，腔92和94填充有绝缘的二氧化硅。(此外，还注意到通过该二氧化硅沉积步骤，有效地将台5顶部的二氧化硅部分77a至少在功能上并入了新沉积的二氧化硅绝缘层16。)

[0040] 随后(参见图9)通过化学机械平面化(CMP)将所得到的结构平面化。

[0041] 随后(参见图10)，在台5两侧，回蚀刻绝缘层16，并在集电极区的第一部分22d停止蚀刻。

[0042] 随后(参见图11)通过等离子氧化物沉积来沉积另一二氧化硅，以实际提供绝缘层16的另一部分一直到集电极区的第二部分22e中的高度并且还包围台5的剩余部分，如图11所示。该氧化物沉积是非保形的并且在腔94的外缘建立了空隙，从而加宽了腔94，如图11所示。在本实施例中，腔92仍填充有气体。然而，在其他实施例中，腔92、或腔92和94两者可以填充有二氧化硅。

[0043] 随后，在这种硼掺杂(即，p掺杂)的情况下沉积导电多晶硅层13。在本实施例中，腔94也填充有多晶硅。

[0044] 在用于将双极晶体管和MOS晶体管的掺杂剂激活的热退火工艺中，将从导电多晶硅层13对集电极区22e的第二部分进行p型掺杂。在腔92处有效地阻止了该p型掺杂剂的扩散，从而防止该p型掺杂剂进一步移动到n型掺杂的集电极区22d的第一部分中。这有效地限制了p型基极掺杂剂与n型集电极掺杂剂相遇的面积。这在很大程度上减小了寄生基极-集电极电容。

[0045] 如图12所示，然后使所得到的结构平面化，从而得到在氮化硅部分66a上方平面化的导电多晶硅层13。

[0046] 随后(参见图13)通过湿热氧化将导电多晶硅层13的上侧转换成二氧化硅的隔离区23。

[0047] 随后(参见图14)在几个(选择性)蚀刻步骤中去除氮化硅部分66a、第三n型硅层22f的剩余部分以及包围台5的绝缘层16的一部分。这为该结构提供了腔，在腔中，通过沉积均匀层并然后通过各向异性蚀刻去除均匀层的水平部分，形成隔离物17(在这种情况下是氮化硅隔离物)。然后沉积并图案化多晶硅层4，该多晶硅层4形成隔离物17之间腔内的双极晶体管的外延/单晶发射极区4。

[0048] 随后(参见图15)，在发射极区4起到掩模作用的情况下，在发射极区4的外部通过蚀刻来去除隔离区23，从而使基极连接区3a外露，即，从导电多晶硅层13形成基极连接区3a。然后通过利用例如由光致抗蚀剂制成的掩模(未示出)进行蚀刻，围绕台5形成另一台15，从而从隔离层16形成包围双极晶体管的隔离区6。

[0049] 随后(参见图16)通过蚀刻来去除在形成另一台15期间外露的覆盖层12的部分，从而发射极区4和基极连接区3a都具有相应的例如硅化镍或硅化钴的硅化物区28、29。场效应晶体管的源极区、漏极区和栅极区可以同时具有金属硅化物区。在提供了另外的隔离层46、56并通过光刻为所述另外的隔离层46、56给出合适开口之后，在另外的隔离层46、56中提供电连接88，可以利用所述电连接88来电连接双极晶体管和场效应晶体管。

[0050] 在上述实施例中，到参考图7描述的工艺结束时形成了绝缘腔92和94。此后，参考图8-16描述制造可能的总体结构的一个示例的工艺。然而，将意识到，可以为图7所示结构所表示的本发明实施例提供任何合适的总体结构。例如，可以提供其他场效应晶体管而不是上述晶体管。

[0051] 还应意识到，在其他实施例中，可以采用除了上述材料或层配置以外的其他材料或层配置。例如，SiGe:C层33a和33b中的一个或多个可以被替换成其他材料。此外，例如，备选材料和/或工艺可以用于假发射极和隔离物。

[0052] 因此，提供了一种包括双极晶体管和场效应晶体管器件在内的半导体器件及其制造方法，其中，提供了第一自对准绝缘腔(例如，氧化物腔或气体(例如，空气)腔)，以阻止从双极晶体管基极区的扩散。这样，第一绝缘腔可以被描述为限定基极接触。第一绝缘腔使得基极集电极电容减小。

[0053] 提供了第二自对准绝缘腔以阻止从集电极的扩散。这样，第二绝缘腔可以被描述为限定集电极区并使得基极集电极电容减小。两个层(即，用于形成两个腔的相应层)的成分可以不同，以便实现不同的腔深度和/或控制集电极扩散。

[0054] 现在将参考图17-22来描述另一实施例。如以下将更详细地说明的，所述另一实施例与上述实施例不同之处在于异质结双极晶体管的本征部分旁边包含一个或多个隔离物。这样，将意识到，除非另有说明，否则前述实施例的上述任何构建细节、主张和其他细节还应用于以下实施例。

[0055] 在本实施例中，隔离物减小了非本征基极-集电极电容，提供了厚非本征基极层的可能性(这减小非本征基极电阻)，并使外部基极连接较不苛刻或不苛刻。隔离物的实现使得可以提高RF性能并最大化振荡频率或具体地统一功率增益截止频率(fmax)。

[0056] 在异质结双极晶体管的本征部分旁边包含隔离物将使得可以实现以下机会：

[0057] ·减小非本征基极-集电极电容；

[0058] ·使用厚多晶Si或多晶Si-Ge层来形成低电阻非本征基极层；以及[0059] ·使外部基极连接较不苛刻或不苛刻。

[0060] 这实现了使外部基极连接较不苛刻或不苛刻，这是因为不再需要如前述实施例中一样精确地控制在非常苛刻的CMP工艺之后将围绕本征器件的HDP氧化物回蚀刻到的层面。如果将HDP氧化物回蚀刻到显著低于本征SiGe:C基极层的层面，则本实施例的隔离物将防止集电极-基极电容增大。这种不苛刻的基极连接减轻了氧化物CMP工艺所需的范围控制，因为跨过晶片的过长范围会在氧化物回蚀刻期间引起严重的问题。隔离物的使用可以进一步提高RF性能以及具体地fmax。

[0061] 总之，在建立假发射极并蚀刻寄生元件之后执行以下步骤：

[0062] ·沉积隔离物堆叠；

[0063] ·通过干法蚀刻形成隔离物；

[0064] ·此后执行与前述实施例相同的处理。

[0065] 如下所述，在形成本征器件的基座旁边实现隔离物结构。

[0066] 在本实施例中，最初采用与针对参考图1至7的前述实施例而描述的方式相同的方式来制造器件，在以下描述和图17至21中相同的参考数字将用于相同的元件。

[0067] 图17至22以图解方式和厚度方向垂直截取的横截面的形式，示出在制造本实施例的器件的连续阶段中本实施例的器件，其中对本实施例的器件的制造是在执行以上参考图1至7而描述的制造阶段之后实现的。

[0068] 参考图17，在图7的横向Si-Ge:C干法蚀刻之后，通过沉积包括SiO2层和Si3N4层的隔离物堆叠材料来开始在基座旁边实现隔离物，其中，SiO2层由参考数字101指示，Si3N4层由参考数字102指示。

[0069] 然后通过干法蚀刻来形成隔离物。注意，SiGe:C扩散停止层中的腔将仍然被隔离物密封，从而这些腔(例如，空气腔)将对本征基极集电极电容的减小作出贡献，如以上针对前述实施例而描述的那样。图18示出了在干法蚀刻之后在基座旁边形成的隔离物，其中，SiO2隔离物由参考数字201指示，Si3N4隔离物由参考数字202指示。

[0070] 接下来，沿着以上参考图8先前描述的线路继续向前进行工艺，包括沉积衬里氧化物(liner oxide)和HDP氧化物，然后执行CMP工艺。在图19至22中描述了这些步骤中的一些。

[0071] 图19示出了衬里和HDP氧化物沉积，然后执行氧化物CMP工艺，氧化物CMP工艺刚好在氮化物假发射极上方停止，或在氮化物假发射极上停止。

[0072] 在氧化物CMP工艺之后，使用湿法蚀刻或干法蚀刻使HDP氧化物凹陷，以使SiGe:C本征基极层可访问，以便与非本征多晶Si或多晶SiGe基极层连接。在基座旁边没有隔离物的情况下，必须非常精确地控制氧化物回蚀刻层面，以便使非本征集电极-基极电容保持尽可能小。这意味着应当将HDP氧化物回蚀刻到刚好在本征SiGe:C基极层下方的层面，即，如图20中以比较的形式示出的那样(在图20中，除了具有所示的隔离物以外，为了说明，还示出了在不包括隔离物的情况下蚀刻层面的位置)。

[0073] 然而，图21示出了在存在隔离物的情况下在本实施例中应当有利地将蚀刻层面定位在哪里。更详细地，基座旁边隔离物的优点之一是不再需要非常精确地控制HDP氧化物回蚀刻层面。如果将HDP氧化物回蚀刻显著地低于本征SiGe:C基极层的层面，则隔离物将防止集电极-积极电容增大。这种不苛刻的基极连接减轻了氧化物CMP工艺所需的范围控制，因为晶片上过长的范围会在氧化物回蚀刻期间引起可能的问题。例如，如果以HF2％溶液中蚀刻，则30nm的范围(即，晶片上最薄和最厚氧化物厚度之差)转换成大约2分钟的蚀刻时间差。氧化物CMP工艺和HDP回蚀刻层面的这些不均匀性可以使基极连接冗长且苛刻。在基座旁边实现隔离物可以使基极连接不苛刻。在图21中示出了这一点。

[0074] 将HDP氧化物回蚀刻到较低的层面而不损害集电极-基极电容还提供了形成较厚的低电阻非本征基极层的机会。在集电极-基极电容和非本征基极电阻方面的这些改进可以进一步提高HBT的RF性能。

[0075] 在HDP氧化物回蚀刻之后，例如使用炉工艺或外延生长沉积重p型非本征多晶Si或多晶SiGe基极层，然后执行CMP工艺，CMP工艺刚好在氮化物假发射极上方，或在氮化物假发射极上停止。图22示出了在已经将HDP氧化物回蚀刻到显著低于本征SiGe:C基极的层面的情况下执行多晶CMP之后的情况。在图22中，重p型非本征多晶Si或多晶SiGe基极层由参考数字204指示。

[0076] 沿着上文中先前关于图8至16描述的过程线路来执行其余过程。

[0077] 在本实施例中，提供了两个相邻的隔离物，即，SiO2隔离物201和Si3N4隔离物202。然而，在其他实施例中，其他材料可以用于隔离物，和/或相邻隔离物的数目可以不是两个，例如，可以是仅一个隔离物。此外，取而代之地，本实施例的两个相邻隔离物可以被看作是由两层制成的一个隔离物。在其他实施例中，这样的隔离物可以具有其他数目的层，这些层可以是其他材料的。