碳化硅半导体器件及其制造方法

摘要

本发明提供一种源·漏之间的耐压高、减小了ON时和OFF时的栅·漏之间电容之差的碳化硅MOSFET。设置有：在第1导电类型的碳化硅基板上设置的第1导电类型的碳化硅漂移层；在碳化硅漂移层的表层部中设置的呈现第2导电类型的一对基区；在一对所述基区的表层部的内侧设置的呈现第1导电类型的一对源区；以及在碳化硅基板与一对所述基区之间设置的半绝缘区域。

权利要求

1.一种碳化硅半导体器件，具备：第1导电类型的碳化硅基板；

第1导电类型的碳化硅漂移层，在所述碳化硅基板的主面上设置；

一对基区，在所述碳化硅漂移层的表层部隔开设置，并呈现第2导电类型；

一对源区，在一对所述基区的表层部的内部设置，并呈现第1导电类型；

一对半绝缘区域，在所述碳化硅基板与一对所述基区之间设置；

栅电极，在所述碳化硅漂移层的表面上隔着栅绝缘膜设置；

源电极，与所述源区以及所述基区相接地设置；以及漏电极，在所述碳化硅基板的与主面相反一侧的面上设置。

2.根据权利要求1所述的碳化硅半导体器件，其特征在于，一对半绝缘区域的间隔是与上端相比在下端更大。

3.根据权利要求1或2所述的碳化硅半导体器件，其特征在于，一对半绝缘区域的上端的间隔大于一对基区的间隔且小于一对源区的间隔。

4.一种碳化硅半导体器件的制造方法，具备：在碳化硅基板上形成第1导电类型的第1碳化硅漂移层的工序；

对所述第1碳化硅漂移层的表层的一部分，隔着规定的间隔注入成为半绝缘性的杂质离子的工序；

在所述第1碳化硅漂移层上形成第2碳化硅漂移层的工序；

对所述第2碳化硅漂移层的表层的一部分，离子注入第2导电类型的杂质的工序；以及对所述第2碳化硅漂移层的表层的一部分，离子注入第1导电类型的杂质的工序。

5.根据权利要求4所述的碳化硅半导体器件的制造方法，其特征在于，在注入成为半绝缘性的杂质离子的工序中，相对碳化硅基板表面倾斜地注入所述杂质离子。

说明书

碳化硅半导体器件及其制造方法

技术领域

[0001] 本发明涉及使用了碳化硅的大功率用的半导体器件，特别涉及使用了碳化硅的MOSFET及其制造方法。

背景技术

[0002] 在MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)等功率用半导体进行开关时，有时产生开关噪声。以抑制产生该开关噪声为目的，提出了通过增大ON时和OFF时的栅·漏之间电容之差来减少漏电压的陡增电压的MOSFET结构(例如专利文献1)。

[0003] 另外，提出了如下技术：在碳化硅MOSFET中需要耐受1000V级的电压的耐压，所以采用对浓度比较低的p型基(base)层和n型漂移(drift)层在逆偏置方向上施加高电压的结构，通过该pn结中形成的耗尽层来决定所述耐压(例如专利文献2)。

[0004] 进而，记载了如下技术：在使用了碳化硅的半导体器件中，通过注入质子、He2+等，而使碳化硅层成为半绝缘性(例如专利文献3)。

[0005] 专利文献1：日本特开2004-6598号公报(第16～17页)

[0006] 专利文献2：国际公开第2004/36655号公报(第5～6页)

[0007] 专利文献3：日本特表平9-511103号公报(第13～15页)

发明内容

[0008] 但是，在专利文献1那样的ON时和OFF时的栅·漏之间电容差较大的以往的MOSFET中，在MOSFET从OFF时切换到ON时的情况下，向由于耗尽层而形成的寄生电容中流入充电电流，在漏电流中产生过冲(overshoot)，所以该过冲超过漏电流的额定电流而MOSFET有时被破坏。

[0009] 对于这样的漏电流的过冲，不限于如专利文献1那样在沟道区中设置p层而增大了ON时和OFF时的栅·漏之间电容之差的MOSFET，而在沟道区中没有设置p层的一般的MOSFET中也产生而MOSFET有时被破坏。

[0010] 在MOSFET中为了抑制产生所述那样的漏电流的过冲，减小源·漏之间电容而减小p型基层与n型漂移层之间形成的耗尽层的延伸即可，但如果为了减小耗尽层的延伸而使p型基层与n型漂移层的杂质浓度成为高浓度，则难以如专利文献2记载那样确保源·漏之间的耐压。

[0011] 本发明是为了解决所述那样的问题而完成的，其目的在于提供一种碳化硅MOSFET，可以确保源·漏之间耐压，抑制漏电流的过冲。

[0012] 本发明的碳化硅半导体器件，具备：第1导电类型的碳化硅基板；第1导电类型的碳化硅漂移层，在所述碳化硅基板的主面上设置；一对基区，在所述碳化硅漂移层的表层部隔开设置，并呈现第2导电类型；一对源区，在一对所述基区的表层部的内部设置，并呈现第1导电类型；一对半绝缘区域，在所述碳化硅基板与一对所述基区之间设置；栅电极，在所述碳化硅漂移层的表面上隔着栅绝缘膜设置；源电极，与所述源区以及所述基区相接地设置；以及漏电极，在所述碳化硅基板的与主面相反一侧的面上设置。

[0013] 本发明的碳化硅半导体器件的制造方法，具备：在碳化硅基板上形成第1导电类型的第1碳化硅漂移层的工序；对所述第1碳化硅漂移层的表层的一部分，隔着规定的间隔注入成为半绝缘性的杂质离子的工序；在所述第1碳化硅漂移层上形成第2碳化硅漂移层的工序；对所述第2碳化硅漂移层的表层的一部分，离子注入第2导电类型的杂质的工序；以及对所述第2碳化硅漂移层的表层的一部分，离子注入第1导电类型的杂质的工序。

[0014] 根据本发明，能够得到源·漏之间的耐压较高、减小从OFF时切换到ON时的情况下的源·漏之间的电容变动来抑制了漏电流的过冲的碳化硅半导体器件。

[0015] 另外，根据本发明，可以制造源·漏之间的耐压较高、减小从OFF时切换到ON时的情况下的源·漏之间的电容变动而抑制了漏电流的过冲的碳化硅半导体器件。

附图说明

[0016] 图1是示出本发明的实施方式1中的碳化硅半导体器件的剖面示意图。

[0017] 图2是示出本发明的实施方式1中的碳化硅半导体器件的制造方法的剖面示意图。

[0018] 图3是示出本发明的实施方式1中的碳化硅半导体器件的制造方法的剖面示意图。

[0019] 图4是示出本发明的实施方式1中的碳化硅半导体器件的制造方法的剖面示意图。

[0020] 图5是示出本发明的实施方式1中的碳化硅半导体器件的制造方法的剖面示意图。

[0021] 图6是示出本发明的实施方式1中的碳化硅半导体器件的制造方法的剖面示意图。

[0022] 图7是示出本发明的实施方式1中的碳化硅半导体器件的制造方法的剖面示意图。

[0023] 图8是示出本发明的实施方式1中的碳化硅半导体器件的制造方法的剖面示意图。

[0024] 图9是示出本发明的实施方式1中的碳化硅半导体器件的制造方法的剖面示意图。

[0025] 图10是示出本发明的实施方式1中的碳化硅半导体器件的制造方法的剖面示意图。

[0026] 图11是示出本发明的实施方式2中的碳化硅半导体器件的剖面示意图。

[0027] 图12是示出本发明的实施方式2中的碳化硅半导体器件的制造方法的剖面示意图。

[0028] 图13是示出本发明的实施方式2中的碳化硅半导体器件的制造方法的剖面示意图。

[0029] 图14是示出本发明的实施方式2中的碳化硅半导体器件的制造方法的剖面示意图。

[0030] 图15是示出本发明的实施方式2中的碳化硅半导体器件的制造方法的剖面示意图。

[0031] 图16是示出本发明的实施方式2中的碳化硅半导体器件的制造方法的从上表面观察的平面示意图。

[0032] 图17是示出本发明的实施方式2中的碳化硅半导体器件的剖面示意图。

[0033] (附图标记说明)

[0034] 10：碳化硅基板；20：碳化硅漂移层；30：基(base)区；40：源区；50：绝缘膜；60：栅电极；70：源电极；80：漏电极；100～111：注入掩模。

具体实施方式

[0035] (实施方式1)

[0036] 图1是示出用于实施本发明的实施方式1中的、作为碳化硅半导体器件的碳化硅MOSFET的剖面示意图。在本实施方式中，将第1导电类型设为n型、将第2导电类型设为p型而进行说明。

[0037] 在图1中，第一主面的面方位是(0001)面，具有4H的多型体(polytype)，在n型且低电阻的碳化硅基板10的第一主面上，形成了n型的碳化硅漂移层20。在碳化硅漂移层20的表面侧的隔开某宽度的部位，形成了作为p型杂质而含有铝(Al)的一对p型的基区30。另外，在一对基区30各自的剖面方向的内侧的表层部中，比基区30更浅地形成了含有氮(N)而作为n型杂质的一对n型的源区40。进而，在p型的基区30与碳化硅基板10之间的碳化硅漂移层20中形成有一对半绝缘区域90，该一对半绝缘区域90隔开大于基区30的间隔且小于源区40的间隔的间隔而与基区30相接地设置，并含有钒(V)而作为杂质。
将碳化硅漂移层20中的并非基区30、源区40、半绝缘区域90的区域称为JFET区域201。

[0038] 另外，在包括基区30以及源区40的碳化硅漂移层20的表面侧，除了基区30以及源区40的表面侧的一部分之外形成了由氧化硅构成的绝缘膜50。进而，在与包括一对源区40之间的区域的部位对置的位置的绝缘膜50的剖面内部，形成了栅电极60。另外，在没有形成绝缘膜50的基区30以及源区40的表面形成了源电极70，并且，在碳化硅基板10的与第一主面相反一侧的第二主面、即背面侧，形成了漏电极80。

[0039] 在图1中，将基区30中的隔着绝缘膜50而与栅电极60对置并在ON动作时形成反转层的区域称为沟道区。在本实施方式的碳化硅半导体器件中，使一对半绝缘区域90的间隔大于一对基区30的间隔，所以从一对基区30之间的JFET区域201的正下方起展宽且从沟道区经由碳化硅漂移层20的JFET区域201和碳化硅基板10而连接到漏电极80的ON电流的路径不会成为半绝缘性，而可以流过充分的ON电流。另外，使一对半绝缘区域90的间隔小于一对源区40的间隔，所以至少在OFF时施加高电压的源区40正下方设置半绝缘区域90，而可以提高源·漏之间的耐压。

[0040] 此处，对半绝缘区域90进行详细说明。如果对碳化硅层添加V等过渡金属，则形成从导电带起0.2～1.0eV左右的深的能级。由于载流子被该深的能级捕获，所以碳化硅8
层成为1×10Ωcm左右的半绝缘性。

[0041] 接下来，对作为本实施方式中的碳化硅半导体器件的MOSFET的动作进行简单说明。如果对图1所示的MOSFET的栅电极60施加了阈值电压以上的正电压，则在沟道区中形成反转沟道，在n型的源区40与n型的碳化硅漂移层20之间形成作为载流子的电子流过的路径。从源区40流入到碳化硅漂移层20的电子根据通过对漏电极80施加的正电压而形成的电场，经由碳化硅漂移层20以及碳化硅基板10到达漏电极80。因此，通过对栅电极60施加正电压，从漏电极80向源电极70流过电流。将该状态称为ON状态。

[0042] 在ON状态的情况下，在源电极70与漏电极80之间不会施加高电压。另外，与本实施方式的基区30下方邻接的区域是半绝缘区域90，所以在基区30与碳化硅基板10之间产生电容。

[0043] 相反，如果对栅电极60施加阈值电压以下的电压，则在沟道区中不形成反转沟道，所以不从漏电极80向源电极70流过电流。将该状态称为OFF状态。此时，虽然对漏电极80施加正的电压，但由于与本实施方式的基区30下方邻接的区域是半绝缘区域90，所以在OFF时产生的电容成为将半绝缘区域90和在基区30内延伸的耗尽层相加的程度。另外，对基区30与碳化硅基板10之间施加的高电压主要被施加到半绝缘区域90，而由于半绝缘区域90具有半绝缘性的性质，所以耐压变高而不产生绝缘破坏。

[0044] 这样，在作为本发明的实施方式1的碳化硅半导体器件的MOSFET中，从OFF时切换到ON时的情况下的源·漏之间的电容差成为与OFF时产生的在基区30内延伸的耗尽层相当的电容，可以减小电容变动而可以抑制漏电流的过冲。因此，可以防止在ON/OFF切换时流过超过了额定的漏电流，可以提高可靠性。另外，由于设置了半绝缘区域90，所以在OFF时可以确保充分大的漏-源之间的耐压。

[0045] 接下来，使用图2～图9，依次对作为实施方式1的碳化硅半导体器件的MOSFET的制造方法进行说明。图2～图9是MOSFET的各制造工序中的剖面示意图。

[0046] 首先，如图2所示，在碳化硅基板10的表面上通过化学蒸镀堆积(Chemical Vapor15 -3 17 -3
Deposition：CVD)法，外延生长1×10 cm ～1×10 cm 的n型的杂质浓度、5～30μm的厚度的第1碳化硅漂移层21。

[0047] 接下来，如图3所示，在碳化硅漂移层20的表面形成由多晶硅构成的第1注入掩模100，对在表面形成了第1注入掩模100的碳化硅漂移层21离子注入作为杂质的过渡金属V。此时，V的离子注入的深度是碳化硅漂移层21的厚度左右。另外，被离子注入的V的15 -3
杂质浓度是4×10 cm 左右。第1碳化硅漂移层21中的被离子注入了V的区域成为半绝缘区域90。

[0048] 接下来，如图4所示，去除第1注入掩模100。

[0049] 接下来，如图5所示，在离子注入了V的半绝缘区域90以及没有离子注入V的碳化硅漂移层21的表面上，通过CVD法外延生长与第1碳化硅漂移层21相同的杂质浓度的第2碳化硅漂移层22。第2碳化硅漂移层22的厚度是1～5μm左右。

[0050] 接下来，在第2碳化硅漂移层22表面形成第2注入掩模101之后，如图6所示，对18 -3
第2碳化硅漂移层22，以使浓度成为大致2×10 cm 的方式注入作为p型杂质的Al离子。
注入的深度是第2碳化硅漂移层22左右，注入为成为箱框型(box profile)。第2碳化硅漂移层22内的注入了Al离子的区域中的呈现p型的区域成为基区30。此处，将第1碳化硅漂移层21和第2碳化硅漂移层22相加起来设为碳化硅漂移层20。

[0051] 接下来，在去除了第2注入掩模101之后，以在基区30的一部分的表面形成开口的方式，在第2碳化硅漂移层22以及基区30的表面形成第3注入掩模102。接下来，如图19 -3
7所示，对基区30注入作为n型杂质的N离子，以使浓度成为大致3×10 cm 。注入的深度比基区30浅，注入为成为箱框型。基区30内的注入了N的区域中的呈现n型的区域成为源区40。

[0052] 接下来，在去除了第3注入掩模102之后，通过热处理装置，在氩(Ar)气体等非活性气体气氛中在1300～1900℃下，进行30秒～1个小时的退火。通过该退火，被离子注入的V、N、Al被激活。

[0053] 接下来，如图8所示，对包括源区40以及基区30的碳化硅漂移层20的表面进行热氧化而形成期望厚度的栅绝缘膜51。

[0054] 接下来，在栅绝缘膜51上，通过减压CVD法形成具有导电性的多晶硅膜，并对其进行构图，从而形成栅电极60。之后，如图9所示，在栅绝缘膜51以及栅电极60上，形成由二氧化硅构成的层间绝缘膜52，对栅绝缘膜51以及层间绝缘膜52进行开口。

[0055] 最后，形成与源区40以及基区30电连接的源电极70，并且，在碳化硅基板10的背面侧，形成漏电极80，而MOSFET(图1)完成。此处，作为成为源电极70以及漏电极80的材料，可以举出Al合金等。

[0056] 另外，在本实施方式中，示出了如图1所示，在基区30与碳化硅基板10之间的碳化硅漂移层20的厚度方向的整体中设置了半绝缘性区域90的例子，但只要半绝缘性区域90具有可以确保源·漏之间的耐压的厚度，则也可以如图10所示仅设置在基区30与碳化硅基板10之间的碳化硅漂移层20的上部。

[0057] 另外，在本实施方式中，将注入到半绝缘性区域90的杂质设为V，并将其注入浓度15 -3
设为4×10 cm 左右，但只要是可以使碳化硅层成为半绝缘性，则杂质不限于V，既可以是铬(Cr)、钛(Ti)等过渡金属，也可以是质子等。另外，其杂质浓度只要是使碳化硅层成为半绝缘性的浓度，则根据杂质的种类选择即可。

[0058] 进而，为了形成基区30而注入的杂质只要是p型杂质即可，除了Al离子以外也可以是硼(B)离子等。为了形成源区而注入的杂质只要是p型杂质即可，除了N离子以外也可以是磷(P)离子等。另外，注入杂质浓度仅为例示，而不限于此处所示的浓度。

[0059] 另外，作为栅绝缘膜51，示出了对碳化硅漂移层进行热氧化而得到的膜，但不限于此，也可以是氧化硅堆积膜或其他堆积膜。另外，栅电极60的材料也可以是通过溅射法等形成的铝、钛等金属。另外，作为源电极70以及漏电极80的材料，也可以是钛、金等。

[0060] (实施方式2)

[0061] 图11是示出用于实施本发明的实施方式2中的、作为碳化硅半导体器件的碳化硅MOSFET的剖面示意图。在本实施方式中，也将第1导电类型设为n型、将第2导电类型设为p型而进行说明。

[0062] 在图11中，一对半绝缘区域90的间隔是与上端相比在下端更大，相对碳化硅基板10的表面倾斜地形成半绝缘区域90的横端，一对半绝缘区域90的上端的间隔设定成大于一对基区30的间隔，除此以外，与实施方式1中的碳化硅半导体器件相同，所以省略说明。

[0063] 接下来，对本实施方式中的碳化硅半导体器件的制造方法进行说明。在作为本实施方式中的碳化硅半导体器件的MOSFET的制造方法中，对于实施方式1中在形成了第1注入掩模100的状态下大致垂直地离子注入V的操作，代替第1注入掩模100而形成宽度比第1注入掩模100窄的第4注入掩模110，并从倾斜方向注入V离子，除此以外，与实施方式1的MOSFET的制造方法相同。以下，对与实施方式1不同的工序进行说明。

[0064] 与实施方式1的图2同样地，在碳化硅基板10的表面上外延生长了第1碳化硅漂移层21之后，如图12所示，在碳化硅漂移层20的表面形成由多晶硅构成的第4注入掩模110，对在表面形成了第4注入掩模110的碳化硅漂移层20，从30°的倾斜方向离子注入作为杂质的V。此时，考虑离子注入的倾斜角度和第4注入掩模110的厚度来决定第4注入掩模110的形成位置。接下来，去除第4注入掩模110。

[0065] 接下来，如图13所示，在形成了第5注入掩模111之后，使基板180°旋转而从30°的倾斜方向倾斜注入V离子。在去除了第5注入掩模111之后，与实施方式1的图4至图10所示的工序相同。

[0066] 图14以及图15分别示出从上表面观察图12以及图13所示的工序的示意图。如图14以及图15所示，在栅电极60是长方形的情况下，在栅电极60的两个长边的下部分别设置半绝缘区域90。

[0067] 另外，在栅电极60的纵横的长度大至相同的情况下，也可以如图16所示从使基板逐次旋转90°的4个方向注入V离子。在该情况下，可以充分地确保流过ON电流的碳化硅漂移层内的路径，所以可以进一步增大ON电流。

[0068] 另外，在本实施方式中，示出了从30°的倾斜方向离子注入V离子的例子，但该角度不限于30°，而也可以是15°～60°。

[0069] 另外，在本实施方式中，示出了将半绝缘区域90形成为到达碳化硅基板10的情况，但即使半绝缘区域90如图17所示没有到达碳化硅基板10而全部形成在碳化硅漂移层20内，也起到同样的效果。

[0070] 另外，在实施方式1以及实施方式2中，将第1导电类型设为n型、将第2导电类型设为p型，但这些导电类型也可以相反。