包含多栅极晶体管的系统和装置及其使用、制造和操作方法

摘要

本发明揭示方法、系统和装置，其包含具有一数字线和多个晶体管的装置，所述多个晶体管各自具有连接到所述数字线的一个端子和安置于所述数字线的交替侧上的另一端子。在一些实施例中，所述多个晶体管中的每一晶体管包括鳍。

权利要求

1.一种存储器装置，其包括：

数据线；

多个晶体管，其各自具有连接到所述数据线的一个端子，其中所述多个晶体管的每一邻近晶体管的另一端子从所述数据线的交替侧延伸出，且其中所述多个晶体管中的每一晶体管包括鳍。

2.根据权利要求1所述的存储器装置，其中所述鳍大体上以六方晶格来布置。

3.根据权利要求1所述的存储器装置，其中所述鳍包括一间隙和两个支脚。

4.根据权利要求3所述的存储器装置，其中所述两个支脚各自包括第一掺杂区和第二掺杂区的一部分，且其中所述间隙是以电介质材料来至少部分填充。

5.根据权利要求3所述的存储器装置，其中存储器元件连接到所述两个支脚中的一者。

6.根据权利要求2所述的存储器装置，其中鳍从大体上椭圆形基座延伸。

7.根据权利要求1所述的存储器装置，其中所述数据线为大体上直的。

8.一种半导体装置，其包括：

存储器装置，其包括：

多个字线，其在第一方向上延伸；

多个数据线，其在第二方向上延伸；

鳍，其连接到所述多个数据线中的所述数据线中的一者，且安置成邻近于所述多个字线中的所述字线中的两个且在所述两个字线之间，其中所述鳍从大体上椭圆形基座延伸。

9.根据权利要求8所述的半导体装置，其中所述鳍包括源极、漏极和安置于所述源极与所述漏极之间的电介质材料。

10.根据权利要求8所述的半导体装置，其中所述数据线未在所述鳍上起伏。

11.根据权利要求8所述的半导体装置，其中所述鳍包括分开一间隙的两个支脚。

12.一种晶体管，其包括：

鳍，其从基座延伸，所述鳍包括：

第一支脚；

间隙，其为大体上椭圆形形状的区段；

第二支脚，其与所述第一支脚分开所述间隙；以及一对侧壁间隔物栅极，其安置于所述鳍的相对侧上。

13.根据权利要求12所述的晶体管，其中所述对侧壁间隔物栅极与所述第一支脚和所述第二支脚两者重叠。

14.一种制造存储器装置的方法，其包括：从包括半导电材料的衬底，形成包括所述半导电材料且从所述衬底延伸的多个柱状物，其中所述多个柱状物中的每一柱状物包括安置于所述柱状物的远端部分附近的管。

15.根据权利要求14所述的方法，其中每一柱状物包括安置于所述管与所述衬底之间的柱体。

16.根据权利要求14所述的方法，其中所述多个柱状物大体上以六方晶格来布置。

17.根据权利要求14所述的方法，其中所述多个柱状物中的每一柱状物界定大体上正椭圆形柱体。

18.根据权利要求14所述的方法，其中所述管具有大体上椭圆形形状。

19.根据权利要求14所述的方法，其包括以电介质大体上围绕所述多个柱状物且以所述电介质至少部分填充所述管的内部。

20.根据权利要求14所述的方法，其中所述管包括包含第一掺杂剂的远端部分和包含不同于所述第一掺杂剂的第二掺杂剂的另一部分。

说明书

包含多栅极晶体管的系统和装置及其使用、制造和操作方

法

技术领域

[0001] 本发明的实施例大体上涉及电子装置，且更具体来说，在特定实施例中，涉及鳍式场效晶体管。

背景技术

[0002] 鳍式场效晶体管(finFET)常围绕从衬底大体上垂直延伸的鳍(例如，高、薄半导电构件)建构。通常，栅极通过共形地使鳍的一侧升高高于顶部且使鳍的另一侧下降而横贯鳍。通常，源极和漏极位于鳍中的栅极的相对侧上。在操作中，通过源极与漏极之间的鳍的电流是通过选择性地激励栅极来控制。

[0003] 常规finFET难以制造为集成电路。通常，制造商努力将finFET制造得尽可能小以增加每一制造进程所构造的芯片的数目，或通过增加每一芯片中的finFET的数目来增加其功能性。然而，一些常规finFET当按比例缩放到小于特定大小时呈现较低产量，因为难以将光刻设备与小结构对准。此挑战因一些常规装置的制造过程中所涉及的光刻步骤的数目而加剧。举例而言，一些finFET是以三个或三个以上光刻步骤形成，且每一步骤引入了未对准光掩模的另一可能性。

附图说明

[0004] 图1到图23说明根据本技术的实施例的制造工艺的实例。

具体实施方式

[0005] 以下描述本发明的各个实施例。为了提供这些实施例的简明描述，并非实际实施方案的所有特征均描述于本说明书中。应了解，在任何所述实际实施方案的开发过程中，如同在任何工程或设计工程中，必须作出许多实施方案特定的决策以实现开发者的特定目标，例如，顺应系统相关和商业相关的约束，所述目标在不同实施方案之间可彼此不同。此外，应了解，此开发工作量可能为复杂且耗时的，然而，对于具有本揭示案的益处的一般技术者而言将为设计、生产和制造中的例行任务。

[0006] 可由新制造工艺的特定实施例减轻以上论述的问题中的一些。以下描述的这些实施例通过两个光刻步骤来构造finFET：一个光刻步骤界定大体上椭圆形区域，且另一个光刻步骤将大体上椭圆形区域分割为若干行，进而界定鳍。将光刻步骤的数目从三个或三个以上减少到两个减少了对准步骤的数目，且相信此情形潜在地增加制造工艺的产量。另外，因为第二光刻步骤对准于椭圆形而非圆形，所以对准裕量在椭圆形的长轴的方向上增加，进而潜在地进一步增加产量。

[0007] 并非以下描述的所有实施例均解决以上论述的问题，且一些可解决关于常规finFET的其它问题。举例而言，一些实施例产生经布置而使得其源极或其漏极大体上沿直线定位的finFET。结果，在一些实施例中，大体上直导体可直接连接到沿所述线的源极或漏极中的每一者。相信此情形相对于一起伏以达到每一源极或漏极的导体而降低所述导体的阻抗。在另一实例中，以下描述的一些实施例通过相对深沟槽而将finFET彼此隔离。在一些常规装置中，finFET仅由其制造过程中所使用的最深沟槽部分围绕，因此finFET可比其它finFET与邻近finFET更好地隔离。如下文所解释，本发明工艺的一些实施例形成由在制造过程中所使用的最深沟槽实质上或完全围绕的finFET。结果，相信一些实施例比特定常规装置更好地隔离finFET。

[0008] 如图1中所说明，制造工艺开始于提供衬底110。衬底110可包含例如单晶或多晶硅、砷化镓、磷化铟等半导电材料或具有半导体性质的其它材料。或者或另外，衬底110可包含非半导体表面(可在其上构造电子装置)，例如，塑料或陶瓷工作表面。举例而言，衬底110可为未经处理的整个晶片、部分处理的整个晶片、充分处理的整个晶片、分割的晶片的一部分或经封装电子装置中的分割的晶片的一部分的形式。

[0009] 衬底110可包含上掺杂层112和下掺杂层114。上掺杂层112和下掺杂层114可经不同掺杂。举例而言，上掺杂层112可为N+材料且下掺杂层114可为P-材料。上掺杂层112的深度在衬底110的实质部分上(例如，遍及存储器装置的阵列区域的实质部分)可为大体上均匀的。可通过植入或扩散掺杂剂材料来形成上掺杂层112和下掺杂层114。或者或另外，这些层112和/或114中的一者或两者可在衬底110的全部或部分的生长或沉积期间(例如，在半导材料的外延沉积期间或在可切割出晶片的半导电锭的生长期间)经掺杂。如下文参考图20所解释，在后续处理之后，来自上掺杂层112的材料可形成晶体管的源极和漏极两者，且来自下掺杂层114的材料可形成晶体管的通道。

[0010] 图2说明已在上掺杂层112上形成掩模116之后的衬底110。所说明的掩模116包含多个大体上正椭圆柱体，其与衬底110的表面大体上正交。在其它实施例中，掩模116可界定其它形状，例如，圆形、正方形、矩形或三角形。在此实施例中，掩模116的所说明的柱体中的每一者大体上与其它柱体相似或相同，且柱体中的每一者的特征可为长轴118、短轴120和中心轴122。在一些实施例中，短轴可为约1F，其中F为用于图案化所述掩模116的系统(例如，光刻系统)的分辨率，且长轴118大于1F，且可大于、小于或大体上等于1.5F、
2F、3F或4F。其它实施例可包含具有不同形状的掩模116，例如，如矩形的特定其它细长形状或如圆形或正方形的非细长形状。在所说明的实施例中，掩模116的柱体以具有交错行的六方晶格布置，但在其它实施例中，其可不同地布置于(例如)具有大体上对准的行和列的正方形晶格中。掩模116可在长轴118的方向上以周期121重复，且其可在短轴120的方向上以周期123重复。掩模116可为经图案化的光致抗蚀剂，或掩模116可为通过沉积氧化物、氮化物或其它合适材料的毯覆性薄膜且围绕经图案化的光致抗蚀剂的掩模选择性地蚀刻毯覆性薄膜而形成的硬掩模。

[0011] 图3说明在外侧壁间隔物124的形成后的图2的衬底110。外侧壁间隔物124可通过以此项技术中已知的方法(例如，化学气相沉积)而沉积共形氮化物薄膜(或其它合适材料)且通过例如等离子蚀刻等各向异性蚀刻而蚀刻氮化物薄膜来形成。间隔物124可视应用而具有大体上等于或小于0.35F、0.25F或0.15F或某其它距离的厚度126。外侧壁间隔物124可由不同于掩模116的材料形成，以促进在后续步骤中的掩模116的选择性移除。

[0012] 在形成掩模116和外侧壁间隔物124之后，可使用结构124和116作为硬掩模来蚀刻衬底110以形成深沟槽128，如由图4所说明。(术语“深沟槽”将这些沟槽与随后形成的“浅沟槽”进行区分，且未必参考某特定深度。”深沟槽128可与外侧壁间隔物124的外轮廓大体上互补，且沟槽128可相对于衬底110的表面大体上垂直地延伸至衬底110中。

[0013] 接着，可用牺牲材料130填充深沟槽128，如由图5所说明。牺牲材料130可为旋涂于玻璃上(SOG)的氧化物，或已沉积且通过(例如)化学机械平坦化(CMP)或各向同性蚀刻来平坦化以移除覆盖层的其它合适材料。

[0014] 在以牺牲材料130填充深沟槽128之后，可移除掩模116，如由图6所说明。可通过对外侧壁间隔物124和牺牲材料130两者为选择性的工艺来蚀刻掩模116，以使得这些结构124和130的至少一部分或实质上全部保留于衬底110上。通过移除掩模116而存留的空隙132与掩模116的形状大体上相同。

[0015] 接着在所述工艺中，在空隙132中形成内侧壁间隔物133，如由图7所说明。内侧壁间隔物133可视应用而具有大体上等于或小于0.35F、0.25F或0.15F或某其它距离的宽度134。在此实施例中，内侧壁间隔物133是通过沉积例如氮化物薄膜的毯覆性薄膜且各向同性蚀刻毯覆性薄膜以沿空隙132的壁存留内侧壁间隔物133来形成。内侧壁间隔物133可与外侧壁间隔物124为相同材料且具有相同宽度134，或其可为不同材料或具有不同宽度。

[0016] 在形成内侧壁间隔物133之后，可使用内侧壁间隔物133作为硬掩模来蚀刻衬底110，如由图8所说明。此蚀刻可在由内侧壁间隔物133界定的空间的内部中形成浅沟槽
136(其在其不如上文所描述的深沟槽一样深的意义上是浅的)。浅沟槽136的深度可大于上掺杂层112的深度。如深沟槽128，可通过各向异性等离子蚀刻或其它合适的工艺来蚀刻浅沟槽136。

[0017] 接着，可移除牺牲材料130、内侧壁间隔物133和外侧壁间隔物124，如由图9所说明。可通过对构成衬底110的材料为选择性的湿式蚀刻或其它工艺来移除这些特征124、130和133。

[0018] 如由图9所说明，在此实施例中，深沟槽128和浅沟槽136组合以界定多个前驱体柱状物138。前驱体柱状物138的位置和形状两者皆可对应于掩模116(图1)的位置和形状。前驱体柱状物138可各自界定从衬底110的表面大体上垂直延伸的大体上正椭圆形柱体。在此实施例中，前驱体柱状物138并非确切地为椭圆形，因为侧壁间隔物124和133围绕且在大体上椭圆形掩模116的周边内添加大体上均匀的距离。前驱体柱状物138可包含安置于大体上椭圆形柱体142的顶部上的大体上椭圆形管140。管140的内侧壁与管140的外侧壁之间的距离144可约等于或小于0.7F、0.5F或0.3F或某其它距离。管140的内部的形状的特征可在于内长轴146和内短轴148，且柱状物138的形状的特征可在于外长轴150和外短轴152。邻近行中的前驱体柱状物138之间的距离153可视应用而约等于或小于0.7F、0.5F或0.3F或某其它距离。

[0019] 前驱体柱状物138的另一方面由图10说明，图10为衬底110的俯视图。图10包含说明可用以对准前驱体柱状物138的一种方式的虚线。如所说明，前驱体柱状物138经定位以使得邻近子列154和156彼此重叠。如下文参考图22所解释，子列154和156可组合以在例如数据线等导体的交替侧上形成单一列的finFET。在此实施例中，内侧壁158大体上与外侧壁160对准，但在其它实施例中，柱状物138的管部分140可仅部分重叠或可完全不重叠。在一些实施例中，在后续处理之后，前驱体柱状物138的这些重叠部分促进从大体上直数字线到晶体管的大体上直接连接，如下文所解释。

[0020] 接着，可形成场电介质162，如由图11所说明。在一些实施例中，场电介质162可为通过化学气相沉积或高密度等离子工艺而沉积的氯化物，或在其它实施例中，场电介质162可通过在炉中将衬底110与氧反应或通过此项技术中已知的其它技术来生长。一些实施例可将牺牲材料130的一部分保留为场电介质162。场电介质162可实质上或完全填充深沟槽128和浅沟槽136两者。

[0021] 在形成场电介质162之后，可以行图案化且通过中间沟槽蚀刻来选择性地蚀刻衬底110，如由图12到图17所说明。具体来说，图12到图14说明用于在中间沟槽蚀刻之前图案化所述行的工艺，且图15到图17说明所得结构。如由图12所说明，可在衬底110上形成掩模164。掩模164可为例如碳硬掩模等硬掩模或通过在毯覆性氧化物或氮化物薄膜或某其它材料中选择性地蚀刻线而形成的掩模。掩模164可包含开放区167和障碍区166，且掩模164可以周期165重复。周期165的大小可大体上等于掩模116的周期121，且障碍区166的大小可大体上等于周期165的一半减去在下一步骤中形成且由图13所说明的侧壁间隔物168的宽度169。

[0022] 如由图13所说明，可在掩模164的侧壁上形成侧壁间隔物168。可通过在衬底110上沉积氮化物薄膜或其它合适材料且通过各向异性蚀刻而蚀刻薄膜来形成侧壁间隔物
168。蚀刻可以大体上相同速率蚀刻氧化物和硅，且其可移除约1300埃到1700埃的材料。
所得侧壁间隔物168可在其基座处具有小于、或约等于0.25F、0.5F、1F或某其它尺寸的宽度169。另外，侧壁间隔物168可大体上平行于掩模116(图2)的椭圆形的短轴120且大体上居中于掩模116(图2)的中心轴122上。

[0023] 继形成侧壁间隔物168之后，可通过对侧壁间隔物168为选择性的蚀刻来移除掩模164，进而保留侧壁间隔物168且暴露衬底110的在掩模164下的部分，如由图14所说明。最终，如由图15所说明，可通过各向异性蚀刻来蚀刻衬底110以形成行170，且可移除侧壁间隔物166，如由图16所说明。在其它实施例中，掩模164未经间距加倍，且来自掩模164的图案用以直接形成行170。举例而言，可形成掩模164，且在一些实施例中，通过回蚀、回流焊或其它薄化工艺来调整其线宽度。

[0024] 图16到图18说明行170的各种方面。如同侧壁间隔物166，此实施例中的行170是大体上直的，大体上平行于掩模116(图2)的椭圆形的短轴120，且大体上居中于掩模116(图2)的中心轴122上。可通过掩模164的椭圆形形状来增加行170的对准裕量。因为掩模116具有大体上椭圆形形状，所以可相对于具有圆形的掩模116在长轴118(图2)的方向上增加掩模164的对准和尺寸容差。因此，在一些实施例中，可将行170移位某一距离，以使得其未必居中于椭圆形的中心轴122上。但在此实施例中，行170经定位且确定大小以大体上完全或实质上落在由大体上椭圆形浅沟槽136(图8)界定的空间内。

[0025] 行170具有可大体上与侧壁间隔物168的宽度169对应的宽度172。宽度172沿所说明的行170的长度和高度是大体上均匀的，但在其它实施例中，行170可朝向其基座逐渐变宽或具有某其它形状。另外，在一些实施例中，行170可不是大体上直的，例如，行170可根据掩模116起伏。

[0026] 为描绘行170的其它方面，图17说明无场电介质162的衬底100。衬底110包含通过从前驱体柱状物138(图9)移除材料而形成的多个柱状物174。在此实施例中，柱状物174中的每一者包含基座176，其为从衬底110大体上垂直延伸的大体上正椭圆形柱体。在本实施例中，鳍178从基座176延伸，所述鳍178各自具有界定两个支脚182的间隙180(例如，U形间隙)。鳍178各自可具有两个大体上平坦壁184和186以及两个大体上凸起弯曲的侧壁188和190。另外，间隙180的侧面包含两个大体上凹入弯曲的侧壁192和194。这些壁184、186、192和194的曲率说明于图18的俯视图中。如由图17所说明，在此实施例中，支脚182的远端部分与柱状物174的其它部分经不同掺杂。如上文参考图1所提及，衬底110包含上掺杂层112和下掺杂层114。在此实施例中，上掺杂层112未在间隙180的深度下延伸。

[0027] 一旦形成行170，便形成栅极电介质196，如由图19所说明。形成栅极电介质可包含沉积一层氧化物、氮氧化物、铪基高k电介质或其它合适的材料。可沿鳍178的壁184和186以及基座176(图18)的顶部形成栅极电介质196。在一些实施例中，可从行170的顶部移除栅极电介质196的一部分或全部，或可将栅极电介质196存留于行170的顶部上。

[0028] 接着，形成栅极198，如由图20所说明。栅极可由金属、经掺杂的多晶硅、TiN或其它合适的导电材料制成。在此实施例中，栅极198是通过沉积栅极材料的毯覆性薄膜且各向异性蚀刻栅极材料以存留栅极材料的侧壁间隔物来形成。所说明的栅极198沿行170的侧面延伸，以使得其与间隙180的底部和衬底110的上掺杂层112两者重叠，所述两者形成支脚182的远端部分。在一些实施例中，栅极198可具有大体上等于或小于0.5F的宽度195，且其可以大体上等于0.5F的间隙分开。

[0029] 在制造工艺的此阶段，所说明的鳍178(图17和图18)中的每一者构成晶体管199(图20)。两个支脚182(图17和图18)为源极和漏极，且邻近于鳍178的壁184和
186(图1和图18)的材料形成通道，如由表示流经晶体管199的电流的箭头200(图20)所说明。为接通晶体管199，可在栅极198上断言电压，且源极(VS)与漏极(VD)之间的电压可驱动电流200流经通道。所说明的晶体管199可被称作双栅极晶体管或多栅4极晶体管，因为其具有邻近于每一壁184和186(图17和图18)的栅极。可根据多种型式来激励栅极
198：可大体上同时激励行170的任一侧上的两个栅极198；可激励一个栅极198，但不激励另一栅极198；或可独立于彼此而激励栅极198。在一些实施例中，栅极198可部分或完全围绕行170，例如，行170的任一侧上的栅极198可连接于行170的一个或两个末端处。

[0030] 可将多种装置连接到晶体管199。举例而言，晶体管199可连接到其它晶体管199以形成处理器、专用集成电路(ASIC)或静态随机存取存储器(SRAM)，或晶体管可连接到经特定配置以存储数据的装置(例如，电容器或相变存储器)。由图21到图23说明形成存储器装置的工艺的一个实例。

[0031] 在形成栅极198之后，可通过电介质(未展示以更清楚地说明其它特征)将栅极198绝缘，且可在此电介质上形成数据线202，如由图21所说明。可通过用以图案化行170的工艺类似的工艺来形成数据线202。举例而言，在一个实施例中，数据线202是通过涂覆包含导电材料的薄膜且以与图14所说明的侧壁间隔物掩模类似(除经定向以大体上垂直于图14的侧壁间隔物166以外)的侧壁间隔物掩模来图案化所述薄膜而形成。数据线202可大体上与鳍178中的每一者的支脚182中的一者对准。数据线202可包含导电材料(例如，经掺杂的多晶硅或金属)。

[0032] 在此实施例中，数据线202为大体上或实质上直的，且与鳍178的交替侧上的支脚182大体上对准，如由图21和图22所说明，图22为由图21说明的透视图的俯视图。在此实施例中，数据线202为大体上或实质上直的，因为前驱体柱状物138与重叠管140对准，如由图10的虚线所说明。据信大体上或实质上直数据线202相对于起伏的数据线降低了寄生电容和电阻。但在其它实施例中，数据线202可并非为大体上或实质上直的。

[0033] 在所说明的实施例中，晶体管199在数据线202的交替侧下延伸出，如由图22所说明。举例而言，晶体管199″与在数据线202的方向上邻近于晶体管199″的晶体管199′和199″′位于数据线202的不同侧上。晶体管199′、199″和199″′一起是由邻近列201′和201″′部分重叠的列201″的一部分。在其它实施例中，列201可不重叠，且晶体管199可位于数据线202的同一侧上。

[0034] 晶体管199的另一端子可连接到电容器板204，如由图23所说明。电容器板204可各自包含颈状物206和杯状物208。颈状物206可经由支脚182中的一者的暴露的顶部部分而将电容器204连接到晶体管199的源极或漏极。为形成电容器，可以电介质和另一导电薄膜两者来涂布电容器板204。第二薄膜可形成另一板以产生连接到晶体管199的电容器。

[0035] 在操作中，每一对电容器板204和晶体管199可通过在电容器板204上累积电荷而协作以存储数据。为将数据写入到选定的电容器板204，相关联的晶体管199可通过激励其栅极198(图20)来接通，且电流200可经由晶体管199而流动到电容器板204或从电容器板204流动。可根据连接到与给定电容器板204相关联的晶体管199的栅极198和数据线200的组合来对电容器板204寻址。在一些实施例中，栅极198可被称作字线，且数据线200可被称作位线。为从选定的电容器板204读取数据，可接通相关联的晶体管199，且可感测连接到晶体管199的数据线200的电压。

[0036] 虽然本发明可易受各种修改和替代形式，但已通过实例在图式中展示特定实施例且已在本文中详细描述所述特定实施例。然而，应理解，本发明并不既定限于所揭示的特定形式。而是本发明将涵盖属于如由所附权利要求书界定的本发明的精神和范围内的所有修改、均等物和替代。