半导体器件

摘要

在设置了JTE层的终端结构中，在半导体层与绝缘膜的界面存在的能级以及缺陷、或者绝缘膜中或从外部通过绝缘膜而浸入至半导体界面的微量的外来杂质成为泄漏电流的产生源以及屈服点，使耐压劣化。本发明的半导体器件具备：在n+型半导体基板(1)上成膜的n-型半导体层(2)；在n-型半导体层上形成的作为肖特基电极而发挥功能的第一电极(3)；在第一电极的端部(3E)及其周边的n-型半导体层表面形成的第一p型半导体层的GR层(4)；在n-型半导体层的表面(2S)与GR层离开间隔地在GR层的周围环状地配置的槽(9)的底部(9B)以及侧面(9S)形成的由第二p型半导体层构成的JTE层(5)；以覆盖GR层和JTE层的方式设置的绝缘膜(7)；以及在n+型半导体基板的背面形成的作为欧姆电极的第二电极(6)。

权利要求

1.一种半导体器件，其特征在于，具备：第一导电型的半导体层；

形成在所述半导体层的主面上的电极；

在所述半导体层的所述主面内从位于所述电极的端部以及所述端部的周边部的正下方的部分朝向所述半导体层的内部而形成、并且以包围所述电极的方式形成的第二导电型的保护环层；

以从所述保护环层离开间隔地包围所述保护环层的方式，在所述半导体层的所述主面内从比所述端部的周边部靠外侧的部分朝向所述半导体层的内部而形成的至少一个槽；

从所述至少一个槽的底部朝向所述半导体层的内部，以包围所述保护环层的方式形成的至少一个所述第二导电型的结终端扩展层；以及以覆盖所述保护环层的表面以及所述至少一个结终端扩展层的表面的方式形成在所述半导体层的所述主面上的绝缘膜。

2.根据权利要求1所述的半导体器件，其特征在于，从所述半导体层的所述主面观察时，所述至少一个结终端扩展层的底部比所述保护环层的底部更深。

3.根据权利要求1所述的半导体器件，其特征在于，还从所述至少一个槽的侧面朝向所述半导体层的内部而形成有所述至少一个结终端扩展层。

4.根据权利要求1所述的半导体器件，其特征在于，在所述绝缘膜内所述至少一个槽的所述底部上的部分的膜厚比在所述绝缘膜内没有形成所述至少一个槽的所述主面的部分上的部分的膜厚更厚。

5.根据权利要求1所述的半导体器件，其特征在于，所述槽是多个，

对应于各槽，所述结终端扩展层是多个，

在所述多个槽内从所述保护环层离得最远的槽距离所述主面的深度最深。

6.根据权利要求3或4所述的半导体器件，其特征在于，所述槽是多个，

一个结终端扩展层形成为与所述多个槽分别连接。

7.根据权利要求1所述的半导体器件，其特征在于，所述电极的所述端部以及所述端部的周边部配设于在其正下方形成了所述保护环层的保护环层用槽内。

8.根据权利要求1所述的半导体器件，其特征在于，所述保护环层具备第二保护环层，该第二保护环层在所述半导体层的所述主面内从位于所述电极的所述端部以及所述端部的周边部的正下方的部分朝向所述保护环层的内部以包围所述电极的方式形成，并且包含浓度比所述保护环层的杂质浓度更高的所述第二导电型的杂质。

说明书

半导体器件

技术领域

[0001] 本发明涉及半导体器件，特别是涉及高耐压半导体器件。

背景技术

[0002] 以往的功率设备具有：在半导体基板表面内通过离子注入或者杂质扩散而形成的p型半导体层以及n型半导体层、和在p型半导体层以及n型半导体层的表面上形成的绝缘膜以及电极。在具有这样的基本结构的功率设备的电极的角部(电极端部)，容易产生电场集中，为了缓和该电场集中，在与电极终端部接触的位置处，在半导体层中形成杂质区域(以下，称为GR(Guard Ring)层(保护环层))。而且，为了使在GR层的角部(电极端部)产生的电场集中朝向半导体层内部的方向扩展地缓和，在GR层的外侧的半导体层表面内，与GR层接触或者离开间隔地形成其他的杂质区域(以下，称为JTE(Junction Termination Extension，结终端扩展)层)。

[0003] 此处，图9是示出专利文献1记载的以往的功率半导体器件的电极终端结构的纵剖面图，更具体而言，示出作为终端结构而具有GR层以及多个JTE层的肖特基势垒二极管+ -的纵剖面结构。如图9所示，在n 型半导体基板1P上的n 型半导体层2P的表面上，形成有作为肖特基电极的第一电极3P。并且，以与第一电极3P的端部相接而环状地包围第一-
电极3P的方式，从n 型半导体层2P的表面朝向该层2P的内部而形成有由第一p型半导-
体层构成的GR层4P。而且，从n 型半导体层2P的表面朝向该层2P的内部，以与GR层4P离开间隔地在GR层4P的周围环状地分布的方式，形成有由第二p型半导体层构成的多个+
JTE层5P。在n 型半导体基板1P的背面上，作为欧姆电极形成有第二电极6P。另外，绝缘膜7P形成在包括第一电极3P 的端部的该电极3P的一部分上、从GR层4P的第一电极3P-
的端部向外侧突出的部分的表面上、各JTE层5P的表面上、以及n 型半导体层2P的表面上。

[0004] 如上所述，图9的终端结构具备：用于缓和第一电极3P的端部的电场的GR层4P；以及用于缓和GR层4P的端部(角部)4PE中的电场集中的多个JTE层5P。

[0005] 具有由这样的GR层4P和JTE层5P构成的终端结构的半导体器件可以得到与根-据n 型半导体层2P的厚度和杂质浓度计算出的理想耐压接近的耐压。

[0006] 专利文献1：日本特开2003-101039号公报

[0007] 但是，在设置了图9所示那样的JTE层5P的终端结构中，有时在n-型半导体层2P与绝缘膜7P的界面8P中存在的能级或缺陷、或者从绝缘膜7P中经由界面8P而浸入的微量的外来杂质或从外部通过绝缘膜7P浸入至界面8P的微量的外来杂质中的任意一个都成为泄漏电流的产生源以及屈服点，使耐压大幅劣化。

发明内容

[0008] 本发明是为了解决这样的问题点而完成的，目的在于提供一种抑制了由于第一导电型的半导体层表面存在的缺陷、能级以及外来杂质的影响而引起的耐压劣化的高耐压的半导体器件。

[0009] 本发明的主题所涉及的半导体器件的特征在于，具备：第一导电型的半导体层；形成在所述半导体层的主面上的电极；在所述半导体层的所述主面内从位于所述电极的端部以及所述端部的周边部的正下方的部分朝向所述半导体层的内部而形成、并且以包围所述电极的方式形成的第二导电型的保护环层；以从所述保护环层离开间隔地包围所述保护环层的方式，在所述半导体层的所述主面内从比所述端部周边部靠外侧的部分朝向所述半导体层的内部而形成的由至少一个构成的槽；从所述至少一个槽的底部朝向所述半导体层的内部，以包围所述保护环层的方式形成的由至少一个构成的所述第二导电型的JTE 层；
以及以覆盖所述保护环层的表面以及所述至少一个JTE层的表面的方式形成在所述半导体层的所述主面上的绝缘膜。

[0010] 根据本发明的主题，由于在第一导电型半导体层的表面形成的槽的底部正下方区域形成了JTE层，所以即使在施加逆向电压时也可以减小对第一导电型半导体层的表面施加的电场强度。而且，根据本发明的主题，即使第一导电型半导体层的表面的带电状态发生变化，也由于没有形成槽的第一导电型半导体层的表面与JTE层的底部离开得较远，所以可以抑制JTE层的端部的电场强度分布的变动。

[0011] 本发明的目的、特征、一个方面、以及优点通过以下详细的记载和附图将更加明确。

附图说明

[0012] 图1是示意性地示出本发明的实施方式1的半导体器件的俯视图。 [0013] 图2是示出本发明的实施方式1的半导体器件的纵剖面图。

[0014] 图3是示出本发明的实施方式1的半导体器件的制造工序的纵剖面图。 [0015] 图4是示出本发明的实施方式1的变形例1的半导体器件的纵剖面图。 [0016] 图5是示出本发明的实施方式1的变形例2的半导体器件的纵剖面图。 [0017] 图6是示出本发明的实施方式1的变形例3的半导体器件的纵剖面图。 [0018] 图7是示出本发明的实施方式1的变形例4的半导体器件的纵剖面图。 [0019] 图8是示出本发明的实施方式1的变形例5的半导体器件的纵剖面图。 [0020] 图9是示出现有技术的半导体器件的纵剖面图。

具体实施方式

[0021] (实施方式1)

[0022] 在本实施方式中，作为本发明的半导体器件的一个例子，记载了肖特基势垒二极管的结构及其制造方法。

[0023] 此处，图1是示出本实施方式的半导体器件的俯视图。另外，图2是与俯视图1的断线A1-A2相关的纵剖面图。以下，设为本实施方式记载的半导体器件的各剖面图示出与该半导体器件的俯视图1的断线A1-A2相关的纵剖面图。另外，在图1中，为便于图示，省略了在图2中示出的与绝缘膜7以及各JTE层5对应地配设的槽9的图示化。 [0024] 图2所示的肖特基势垒二极管的终端结构具有：(1)在n+型半导体基板1的上表- -面上成膜的n 型半导体层(相当于第一导电型的半导体层)2；(2)在n 型半导体层2的主-
面2S上形成的作为肖特基电极而发挥功能的第一电极3；(3)在n 型半导体层2的主面2S内从位于第一电极3的端部3E的正下方的部分以及位于端部3E的周边部的正下方的部分-
2SP朝向n 型半导体层2的内部，以环状地包围第一电极3的方式形成的由第一p型(相当于第二导电型)半导体层构成的GR层4；(4)以从GR层4离开间隔而包围GR层4的周-
围的方式，在n 型半导体层2的主面2S内从比端部3E的所述周边部还靠外侧的部分朝向-
n 型半导体层2的内部环状地穿凿设置的多个槽9；(5)针对每一个槽9，从槽9的底部9B-
以及侧面9S这两个部分朝向n 型半导体层2的内部，以包围GR层4的方式环状地形成的由第二p型半导体层构成的多个JTE层5；(6)以覆盖GR层4的表面2SP和各JTE层5的-
表面的方式，在第一电极3的端部3E的上表面上以及比端部3E靠外侧的n 型半导体层2+
的主面2S的部分上设置的绝缘膜7；以及(7)在n 型半导体基板1的背面上形成的作为欧姆电极而发挥功能的第二电极6。

[0025] 如图1的俯视图所示，GR层4环状地整体包围了第一电极3的端部3E(图2)的周围，从GR层4离开间隔地形成的环状的多个JTE层5分别整体地包围第一电极3以及GR层4。另外，GR层4的形状 不限于环状，例如也可以是四边形那样的形状。总之，GR层4整体地包围第一电极3的端部周围即可。同样地，各槽9及其正下方的各JTE层5的形状也不限于作为一个例子的环形状，总之，各槽9及其正下方的各JTE层5具有能够整体地包围第一电极3以及GR层4的形状即可。这些点在后述的各变形例中也同样成立。 [0026] GR层4作为如下的GR而发挥功能，其中，该GR用于通过使其表面与在n-型半导体层2的主面2S上形成的第一电极3的端部3E的背面接触，而缓和在施加逆向电压时在第一电极3的端部3E(特别是其角部)产生的电场集中。

[0027] 各JTE层5形成在对应的槽9的底部9B以及侧面9S的正下方，配置成从GR层4-离开间隔地在GR层4的周围环状地分布。在比n 型半导体层2的GR层4靠外侧的主面
2S形成有多个槽9，在各个槽9形成有JTE层5。各JTE层5被相互离开间隔地配置。JTE层5作为用于缓和在施加逆向电压时在GR层4的端部(角部)产生的电场集中的JTE而发挥功能。因此，在如图2所示形成了多个JTE层5时，GR层4的端部中的电场缓和效果会变高。显而易见，在槽9以及位于其正下方的JTE层5的数量是1个的情况下，也能得到GR层4的端部中的电场缓和效果，所以也可以将槽9以及位于其正下方的JTE层5的数量设定为1个。这点在后述的各变形例中也是妥当的。

[0028] 本实施方式的特征点之一是在位于槽9的侧面9S的正下方的n-型半导体层2的部分中也形成有JTE层5。在具有该特征点的情况下，与在槽9的侧面9S的正下方部分处没有形成JTE层的情况相比，在多个JTE层5内，与GR层4邻接地对向的JTE层5A的纵剖面中的面积增大，所以通过使对GR层4的端部施加的电场分布扩展并均匀化，得到可以使GR层4的端部中的电场集中进一步缓和的效果。而且，关于所有的槽9，在各槽9的侧面9S的正下方部分也形成有对应的JTE层5，所以也可得到通过使邻接的JTE层5彼此相互扩展电场分布从而使在各JTE层5的角部5E中产生的电场集中也缓和这样的效果。 [0029] 另外，在本实施方式中，以从主面2S观察时使在槽9的底部9B的正下方部分处形成的JTE层5的部分的底部5B的位置比GR层4的底部4B的位置变得更深的方式，设定了在槽9的底部9B的正下方部分处形成的JTE层5的部分的厚度。通过采用该结构，更深的JTE层5的底部5B及其周边部分将GR层4的周围的电场吸引到JTE层5的底部5B侧，所-以产生如下结果，即，GR层4的周围的电场分布进一步偏向n 型半导体层2的内部方向。
-
其结果，能够得到可以减少n 型半导体层2的主面2S中的电场强度这样的效果。 [0030] 在图9所示的以往的JTE5P的结构中，在施加逆向电压时产生的各JTE层5P的端-
部(角部)5PE产生电场集中，并由于其影响而在n 型半导体层2P的主面与绝缘膜7P的界面8P中也产生电场。

[0031] 与此相对，在本实施方式中，由于在槽9的正下方部分处形成了JTE层5，所以JTE-层5的端部的电场集中部(角部)5E与n 型半导体2的主面2S之间的距离与图9的情况相比，被设定得更长。在该特征性的结构中，与图9的情况相比，可以减小在施加逆向电压- -
时对n 型半导体层2的主面2S施加的电场强度。其结果，即使在n 型层2的主面2S与绝缘膜7的界面8中存在缺陷、界面能级、以及经由绝缘膜7浸入到界面8的微量的杂质，-
n 型半导体层2的主面2S中的电场强度也充分小，所以所述缺陷等不会成为泄漏电流的产生源以及屈服点。因此，可以实现具有抑制了耐压劣化的理想耐压的半导体器件。 [0032] 另外，在本实施方式中，通过设置槽9，使槽9的底部9B上的绝缘膜7的厚度10与-
没有形成槽9的n 型半导体层2的主面2S上的绝缘膜7的厚度11相比，被设定得更厚。
通过该结构，可以将从形成了JTE层5的槽9的底部9B到绝缘膜7的表面7S为止的距离-
设定得比从n 型半导体层2的主面2S到绝缘膜7的表面7S为止的距离更长。因此，经由绝缘膜7而从外部侵入的杂质难以到达至位于槽9的底部9B正下方的JTE层5，JTE层5与绝缘膜7的界面8J不易被来自外部的杂质所污染。其结果，可以提供即使长时间使用耐压的劣化也少的可靠性高的半导体器件。

[0033] 另外，如果换一种方式来叙述本实施方式的效果，则可以减小由于在n-型半导体层2的主面2S存在的表面电荷而产生的JTE层5的端部的角部5E中的电场强度。 [0034] 在半导体器件的理想耐压下产生了击穿之后耐压大幅劣化的所谓翻转现象是因-为如下原因而产生的，即，因击穿而使n 型半导体层2的主面2S的带电状态产生变化，作为p型半导体层的GR4或者JTE层5的电场强度分布发生变化。但是，在本实施方式中，即- -
使n 型半导体层2的主面2S的带电状态发生变化，也由于与图9的情况相比，n 型半导体层2的主面2S与JTE层5的底部5B相距更远，所以可以抑制JTE层5的端部的电场强度分布的变动。因此，在本实施方式中，可以提供即使产生了击穿也不会产生翻转现象而可以反复使用的可靠性高的半导体器件。

[0035] 此处，随着形成有JTE层5的槽9的深度T变深，由于在GR层4以及JTE层5的-端部产生的电场集中部的影响而造成的n 型半导体层2的主面2S中的电场强度降低。但是，如果槽9的深度T变得过深，则JTE层5使GR层4的电场集中缓和这样的本来的效果变弱。因此，使电场缓和效果显著地呈现的槽部9的深度T优选为大致GR层4的厚度的1/3以上至2倍以内的范围内。

[0036] 接下来，使用示出制造工序中的半导体器件的剖面图的图3，对图2所示的半导体+器件的制造方法进行说明。另外，此处说明作为n 型半导体基板1而使用了4H-SiC(炭化硅)的肖特基势垒二极管的制造方法。

[0037] 首先，在第一工序中，准备好在n+型半导体基板1上形成了n-型半导体层2的基+板(参照图3(a))。例如，n 型半导体基板1是其电阻率为0.02Ω·cm的4H-SiC(炭化- 15 -3
硅)基板。在n 型半导体层2中，采用n型杂质的杂质浓度是5×10 cm 且厚度被设定为-
10μm的材料。n 型半导体层2的杂质浓度和厚度根据半导体器件的设计耐压而不同。 [0038] 在接下来的第二工序中，对在n-型半导体层2的主面2S上形成 的掩模12进行图案化，并在掩模12中形成了环状的开口部之后，进行干蚀刻，形成与所述开口部对应的环状的多个槽9(参照图3(b))。例如，槽9的深度是0.3μm。

[0039] 在接下来的第三工序中，在去除了掩模12后，对在n-型半导体层2的主面上形成的新的掩模13进行了图案化之后，将p型杂质进行离子注入，在各槽9的底部9B以及侧面12 -2
9S的正下方部分，形成对应的多个JTE层5(参照图3(c))。例如，将剂量设为5×10 cm ，将加速电压分成40～700keV的多个等级，作为p型的杂质而注入了铝。形成了槽9的底
17 -3
部9B的正下方部分的厚度是0.8μm并且浓度是2×10 cm 的具有箱型轮廓的JTE层5。
由于在槽9的底部9B的正下方区域产生电场集中部，所以如果槽9的底部9B的正下方区域中的注入浓度满足设定值，则能够确保耐压。因此，在槽9的底部9B的正下方区域与槽
9的侧面9S的正下方区域之间，p型杂质的注入浓度也可以不同。

[0040] 在接下来的第4工序中，在去除了掩模13后，对新的掩模14进行图案化，在与JTE-层5离开间隔的位置形成了环状的开口部之后，将p型杂质进行离子注入，从n 型半导体-
层2的主面2S朝向n 型半导体层2的内部，形成环状的GR层4(参照图3(d))。例如，将
13 -2
剂量设为1.25×10 cm ，将加速电压分成10～700keV的多个等级，作为p型的杂质而注
17 -3
入了铝。形成了厚度是0.8μm且浓度是5×10 cm 的具有箱型轮廓的GR层4，GR层4的杂质浓度高于JTE层5的杂质浓度。

[0041] 在接下来的第5工序中，在去除了掩模14后，进行针对注入到GR层4以及JTE层5中的杂质的活性化退火(activation annealing)。例如，在1700℃的温度下，实施10分钟的活性化退火。工序图未图示。

[0042] 在接下来的第6工序中，在n+型半导体基板1的背面上，形成作为欧姆电极而发挥-功能的由镍构成的第二电极6，之后，在n 型半导体层2的主面2S和GR层4的一部分上，形成作为肖特基电极而发挥 功能的由钛或者镍构成的第一电极3(参照图3(e))。第一电极3的外周部的端部3E与GR层4接触。

[0043] 在接下来的第7工序中，在第一电极3的外周部的端部3E上、GR层4的表面上、-JTE层5的表面上、以及n 型半导体层2的主面2S上，形成绝缘膜7(参照图3(f))。 [0044] 通过以上的工序，完成图2所示的半导体器件。

[0045] JTE层5的个数越多，耐压劣化的抑制效果越好。在实施例中，JTE层5的个数是3个～4个，在该数量下有效并且充分。即使使JTE层5的个数增加至其以上，实际的效果也与JTE层5的个数为3个～4个的情况下的效果大致相同。

[0046] 另外，例如设各JTE层5的宽度W5为5μm，设从JTE层5的端到接下来的JTE层5的端为止的间隔为3μm。另外，设GR层4的宽度W4为10μm，设GR层4的端到接下来邻接的JTE层5A的端为止的间隔d为2μm。

[0047] 在本实施方式的半导体器件中，GR层4以及JTE层5的p型半导体层都包含p型的杂质，作为一个例子，GR层4的杂质浓度被设定得大于JTE层5的杂质浓度，但也可以使GR层4与JTE层5的杂质浓度成为相同的程度。

[0048] (变形例1)

[0049] 图4是示出实施方式1(图2)的变形例1的半导体器件的结构的纵剖面图。图4所示的半导体器件与图2所示的半导体器件唯一不同的点在于，在各槽9的侧面9S的正下-方部处没有形成JTE层，而仅从各槽9的底部9B朝向n 型半导体层2内形成有JTE层5。
其他结构与图2所示的对应的结构相同，省略其他符号的详细说明。

[0050] 在本变形例中，也与实施方式1同样地，从各JTE层5的电场集中部(角部)到没-有形成槽9的n 型半导体层2的表面2S为止的距离比图9的以往例的结构的距离大，所-
以与图9的以往例相比，可以更降低n 型半导体层2的表面2S中的电场强度。 [0051] (变形例2)

[0052] 图5是示出实施方式1(图2)的变形例2的半导体器件的结构的纵剖面图。图5所示的半导体器件与图2所示的半导体器件唯一不同的点在于，在多个槽9内位于从GR层-4最远的地方或者外侧的槽9P的底部的、离n 型半导体层2的表面2S的深度TP与其他槽
9a、9b、9c的底部的深度T相比是最深的(TP＞T)。另外，其他结构与图2的半导体器件的对应的结构相同，因此，在本变形例中也能同样地得到在实施方式1中产生的已述的效果。 [0053] 在各JTE层5中，从对应的槽9的底部到各JTE层的底部5B、5BP为止的厚度与实施方式1同样地被设定为相同，所以通过本变形例的结构，最远处的槽9P的底部以及侧面的正下方部处形成的JTE层5P的底部5BP与GR层4的底部4B以及其他JTE层5的底部
5B中的任何一个相比，都处于最深的位置。因此，在JTE层5P中，与其他JTE层5相比，该-
层5P的电场集中部(角部)从n 型半导体层2的表面2S离得最远，与实施方式1的情况相比，能够进一步降低使最容易受到来自外部的杂质的影响的最外周部的槽9P的附近的-
n 型半导体层2的表面2S中的电场强度。

[0054] 另外，作为本变形例的进一步的变形例，也能够以如下方式来设定各槽9a、9b、9c、9P的底部的深度，即，与位于靠近GR层4的位置处的槽9相比，越是位于更远的位置处的槽9，在其正下方部处形成JTE层5的槽9的底部的深度变得越深。即，将图5所示的各槽
9a、9b、9c、9P的底部的深度修正为满足(槽9a的底部的深度)＜(槽9b的底部的深度)＜(槽9c的底部的深度)＜(槽9P的底部的深度)的关系。在这样的进一步的变形例中得到如下效果：关于各JTE层5的电场集中部(角部)，该JTE层5与GR层4相比越位于- -
远处，越远离n 型半导体层2的表面2S，其结果，关于n 型半导体层2的表面2S中的电场强度，该表面2S的位置越远离GR层4的表面2SP，变得越小。另外，关于制造方法，可以通过进一步反复进行已述的第二工序来形成底部的深度更深的槽9。

[0055] (变形例3)

[0056] 图6是示出实施方式1(图2)的变形例3的半导体器件的结构的纵剖面图。图6所示的半导体器件与图2所示的半导体器件唯一不同的点在于，以使所有的槽9分别与一个JTE层5连接的方式形成有一个JTE层5。即，在图6的结构中，从位于相邻的槽9之间- -的n 型半导体层2的表面2SA也朝向n 型半导体层2的内部，形成了JTE层5的一部分，这样的JTE层5的一部分与从两邻的各个槽9的底部以及侧面的正下方部形成的JTE层5的其他部分相互结合，形成了图6所示的一个JTE层5。其他结构与实施方式1中的对应的结构相同，因此，可以同样地发挥已述的实施方式1的效果。

[0057] 根据本变形例，特别是在相邻的槽9之间的n-型半导体层2的表面2SA正下方也形成了作为p型半导体层的JTE层5，所以能够得到可以调整JTE层5的静电电容这样的新的效果。

[0058] 另外，还可以将在实施方式1中记载的JTE结构应用于具有结构与实施方式1的GR层4不同的GR层结构的半导体器件，以下将这样的变形例记载为变形例4以及5。当然，在两个变形例4以及5中，也能够得到实施方式1中已述的效果。

[0059] (变形例4)

[0060] 图7是示出实施方式1(图2)的变形例4的半导体器件的结构的纵剖面图。图7所示的半导体器件与图2所示的半导体器件不同的特征点在于，第一电极3A的端部3AE及其端部周边部2SPA配设于在其正下方区域形成了p型的GR层4A的保护环层用槽9a1内。由于该结构，绝缘膜7A的一部分被延伸设置至槽9a1内从而全面地覆盖了端部周边部
2SPA。其他结构与实施方式1的对应的结构相同。

[0061] 根据本变形例，与图2的情况相比，可以使GR层4A的电场集中部(角部)与n-型半导体层2的表面2S的距离变大，而且，也可以加厚GR层4A正上方的绝缘膜7A的部分的-厚度，所以可以降低GR层4A周围的n 型半导体层2的表面2S的电场强度，并且还可以抑-
制由于GR层4A周围的n 型半导体层2的表面2S中的能级以及缺陷而引起的耐压劣化。 [0062] (变形例5)

[0063] 图8是示出实施方式1(图2)的变形例5的半导体器件的结构的纵剖面图。图8所示的半导体器件与图2所示的半导体器件唯一不同的点在于，在GR层4内，配置了与第一电极3的端部3E接触的环状地包围第一电极3的第三p型半导体层(相当于第二GR层)15。第三p型半导体层15的杂质浓度被设定得高于GR层4的杂质浓度。其他结构与图2所示的对应的结构相同。第三p型半导体层15呈现对第一电极3的端部3E的角部中的电场集中进行缓和的功能。

[0064] (附记)

[0065] 另外，本发明的主题所涉及的终端结构除了在实施方式1及其各变形例中示出的肖特基二极管以外，还可以应用于功率MOSFET等其他功率半导体器件中。 [0066] 另外，关于本发明中的杂质的导电型，在将n型定义为第一导电型的情况下，p型是第二导电型，相反地，在将p型定义为第一导电型的情况下，n型是第二导电型。 [0067] 以上，详细公开并记述了本发明的实施方式，但以上的记述仅例示了可应用本发明的一个方面，本发明不限于此。即，针对所记述的一个方面的各种修正、变形例也不脱离本发明的范围。