微电子器件的多层厚金属化结构、集成电路及其制造方法

摘要

一种用于微电子器件的多层厚金属化结构，包括：第一阻障层(111)、在所述第一阻障层上的第一金属层(112)、在所述第一金属层上的第一钝化层(113)、延伸穿过所述第一钝化层的通孔结构(114)、在所述第一钝化层上和在所述通孔结构中的第二阻障层(115)、在所述第二阻障层上的第二金属层(116)以及在所述第二金属层和所述第一钝化层上的第二钝化层(117)。

权利要求

1.一种用于微电子器件的多层厚金属化结构，所述多层厚金属化结构包括：第一阻障层；

在所述第一阻障层上的第一金属层；

在所述第一金属层上的第一钝化层；

延伸穿过所述第一钝化层的通孔结构；

在所述第一钝化层上和在所述通孔结构中的第二阻障层；

在所述第二阻障层上的第二金属层；和在所述第二金属层和所述第一钝化层上的第二钝化层。

2.根据权利要求1的多层厚金属化结构，其中所述第一阻障层包括钛。

3.根据权利要求2的多层厚金属化结构，其中所述第一金属层和所述第二金属层包括铜。

4.根据权利要求3的多层厚金属化结构，其中所述第一钝化层包括氮化硅。

5.根据权利要求4的多层厚金属化结构，其中所述第一金属层具有2微米的厚度；以及所述第二金属层具有7微米的厚度。

6.根据权利要求5的多层厚金属化结构，其中所述第一钝化层具有0.5微米至1微米之间的厚度。

7.一种集成电路，包括：半导体衬底，具有形成在其上的多个布线层，所述多个布线层包括第一布线层；

在所述第一布线层上的第一阻障层；

在所述第一阻障层上的第一金属层；

在所述第一金属层上的第一钝化层；

延伸穿过所述第一钝化层的第一通孔结构；

在所述第一钝化层上和在所述第一通孔结构中的第二阻障层；

在所述第二阻障层上的第二金属层；

在所述第二金属层和所述第一钝化层上的第二钝化层；

在所述第二钝化层上的电绝缘材料；

延伸穿过所述电绝缘材料和所述第二钝化层的第二通孔结构；

在所述电绝缘材料上和在所述第二通孔结构中的第三阻障层；和在所述第三阻障层上的导电凸块。

8.根据权利要求7的集成电路，其中所述电绝缘材料是旋压聚合体介电材料。

9.根据权利要求8的集成电路，其中：所述第一阻障层包括钛；

所述第一金属层和所述第二金属层包括铜；以及所述第一钝化层和所述第二钝化层包括氮化硅。

10.根据权利要求9的集成电路，其中：所述第一金属层具有不大于2微米的厚度；

所述第二金属层具有至少2微米的厚度；以及所述第一钝化层具有0.5微米至1微米之间的厚度。

11.根据权利要求7的集成电路，其中：所述第一金属层定位在第一方向；以及所述第二金属层定位在与所述第一方向基本垂直的第二方向。

12.一种制造集成电路的方法，所述方法包括：提供半导体衬底，该半导体衬底具有形成在其上的多个布线层，所述多个布线层包括第一布线层；

在所述第一布线层上沉积第一阻障层；

在所述第一阻障层上沉积第一金属层；

去除部分所述第一金属层；

去除部分所述第一阻障层；

在所述第一金属层上沉积第一钝化层；以及在所述第一钝化层中刻蚀通孔结构。

13.根据权利要求12的方法，还包括：在所述第一钝化层上以及在所述通孔结构中沉积第二阻障层；

在所述第二阻障层上沉积第二金属层；

在所述第二金属层和所述第一钝化层上沉积第二钝化层；

在所述第二钝化层上沉积电绝缘材料；

在所述电绝缘材料和所述第二钝化层中刻蚀第二通孔结构；

在所述电绝缘材料上以及在所述第二通孔结构中沉积第三阻障层；以及在所述第三阻障层上形成导电凸块。

14.根据权利要求13的方法，其中沉积所述第二金属层包括使得所述第二金属层具有

7微米的厚度。

15.根据权利要求13的方法，其中沉积所述电绝缘材料包括形成旋压聚合体介电材料。

16.根据权利要求13的方法，还包括：在第一方向定位所述第一金属层；以及在与所述第一方向基本垂直的第二方向定位所述第二金属层。

17.根据权利要求12的方法，其中沉积所述第一阻障层和沉积所述第一金属层是通过沉积包括所述第一阻障层和所述第一金属层的堆叠同时执行的。

18.根据权利要求12的方法，其中：去除部分所述第一金属层包括：使用旋涂-曝光-显影工艺来形成暴露部分所述第一金属层的抗蚀剂层；

使用湿法或干法刻蚀工艺来刻蚀部分所述第一金属层；以及剥离所述抗蚀剂层。

19.根据权利要求12的方法，其中使用氟基等离子体刻蚀工艺来执行刻蚀所述通孔结构。

20.根据权利要求12的方法，其中：沉积所述第一阻障层包括沉积钛；

沉积所述第一金属层包括沉积铜；以及沉积所述第一钝化层包括沉积氮化硅。

21.根据权利要求12的方法，其中沉积所述第一金属层包括使得所述第一金属层具有

2微米的厚度。

说明书

微电子器件的多层厚金属化结构、集成电路及其制造方法

技术领域

[0001] 本发明公开的实施例一般涉及集成电路及其制造，并且尤其涉及集成电路金属化堆叠。

[0002] 发明背景技术

[0003] 传统上集成电路(IC)封装包括形成所谓的金属化堆叠的散置有通孔的各种金属层。这种金属化堆叠提供电源和对例如晶体管等下面的有源器件的其它必要的电连接。微
处理器设计上一种新兴趋势是从芯片组到中央处理单元(CPU)产生附加的功能，并且这种
趋势连同加入到对CPU的性能需求的其他因素需要增加数量的片上信号连接。这种增加连
同减小的芯片尺寸意味着技术正迅速地接近将所有信号连接设置在芯片周围附近将不再
是可行的点，并因此至少一些信号连接必须设置在芯片的中间。

[0004] 在芯片中间形成一些所需信号连接的一种方式将是使用目前与用于制造金属化堆叠中现有的厚金属层相同的工艺流程在金属化堆叠中制造附加的厚金属层。这
种现有的厚金属层工艺流程在例如K.Mistry等人的A 45nm Logic Technology with
High-k+Metal Gate Transistors，Strained Silicon，9 Cu Interconnect Layers，193nm Dry Patterning，and 100％ Pb-free Packaging，Electron Devices Meeting 2007，IEDM
2007，IEEE International，10-12 Dec.2007，pp.247-250中被论述。然而，使用这种工艺流程来增加另一厚金属层对于大批量制造是难于实施的，因为晶圆弯曲问题(wafer bow
issues)和钝化该厚金属化层的最高工艺温度限制。

[0005] 附图概述

[0006] 根据下面的具体描述的解读，结合附图，公开的实施例将更容易理解，其中附图：

[0007] 图1是根据本发明一个实施例的包含多层厚金属化结构的集成电路的横断面视图；

[0008] 图2是示出根据本发明一个实施例的集成电路制造方法的流程图；

[0009] 图3-6是根据本发明一个实施例的图1中的集成电路在其制造工艺不同点处的横断面视图。

[0010] 为了示例的简化以及清楚，附图示出了一般的构造形式，而众所周知的特征和技术的描述和细节可能被省略，以避免与本发明所述实施例的论述产生不必要的混淆。另外，附图中的元素并不一定是按比例绘制的。例如，图中一些元素的尺寸相对于其它元素可能
被夸大，以帮助增进对本发明的实施例的理解。不同附图中的相同的附图标记表示相同的
元素，而相似的附图标记可以(但不一定)表示相似的元素。

[0011] 在说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等等，如果有的话，用来区别相似元件，而不一定用来描述一个特定序列或者按年代顺序排列的顺序。应理解这样所使用的术语在适当的情况下是可互换的，因此，例如，本文所述本发明的实施例能够按照本文所示的或另外所述的次序以外的次序来操作。类似地，如果本文中方法被描
述为包括一系列步骤，那么本文所呈现的这些步骤的顺序不一定是这些步骤可被执行的唯
一顺序，并且所陈述的步骤中的某些可以被省略和/或本文没有描述的某些其它步骤可以
被增加到该方法。此外，术语“包含”、“包括”、“具有”及其任何变型意在涵盖非排他性的包含，使得包含一系列元素的过程、方法、物品、或者设备并不一定限于那些元素，而是可以包含没有清楚地列出或者对该过程、方法、物品或设备是固有的其它元素。

[0012] 在说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“在...之上”、“在...之下”等等，如果有的话，是用于描述的目的，而不一定用于描述固定不变的相对位置。应理解这样使用的术语在适当的情况下是可互换的，因此，例如，本文所描述的本发明的实施例能够按照本文所示的或另外所述的取向以外的其它取向来操作。本文所用的术语“耦合”定义为直接或者间接以电的或者非电的方式连接。本文所描述的彼此“邻近”的对象，可能是彼此物理接触、彼此靠近，或者彼此在相同大致部位或区域中，根据短语所使用的上下文而具有适当的含义。本文短语“在一个实施例中”的出现，不一定都指代相同的实施例。

具体实施方式

[0013] 再者，根据本发明实施例的厚金属化结构因为附加的厚金属层和附加的氮化物层的出现比现有结构给予更好的下面的(underlying)低k层间介电(ILD)保护。下面将进一
步描述这些结构。关于上面提及的低k材料，注意到在过去广泛作为栅电介质使用的二氧
化硅(SiO2)具有约3.9的介电常数κ(常写作“k”)。本文中提到的“低-k”材料是指具有
相对于SiO2的介电常数低的介电常数的材料，例如介电常数小于约3.5的材料如(但不限
于)碳掺杂氧化硅(CDO)、有机硅酸盐玻璃(OSG)和氢化的碳氧化硅(一般也称为SiOC:H
材料)。

[0014] 现在参照附图，图1是根据本发明实施例的包含多层厚金属化结构110的集成电路100的横断面视图。如图1所示，多层厚金属化结构110包括阻障层111、阻障层111上
的金属层112、金属层112上的钝化层113以及延伸穿过钝化层113的通孔结构114。多层
厚金属化结构110还包括在钝化层113上和在通孔结构114中的阻障层115、阻障层115上
的金属层116以及在金属层116和钝化层113上的钝化层117。

[0015] 作为例子，阻障层111可包括钛(Ti)、铊(Ta)、氮化铊(TaN)、氮化钛(TiN)、钨化钛(TiW)等。在某些实施例中，优选为钛，因为钛是最容易集成到工艺流程中的合适的阻障材料。

[0016] 作为另一个例子，金属层112和116可包括铜等。铜可用于金属层112和116，至少部分因为铜的卓越导电特性。在一个实施例中，金属层112具有不大于约2.5微米(下
文为“微米”或“μm”)的厚度，并且在该实施例的具体表现中，该金属层具有约2微米的厚度。在相同或另一实施例中，金属层116具有至少约2微米的厚度，并且在该实施例的具体
表现中，该金属层具有约7微米的厚度。在其它可能的考虑中，溅射和电镀工艺的制造约束可至少在某种程度上决定金属层112和116的厚度。

[0017] 作为另一个例子，钝化层113和117可包括钝化膜，例如SiO2、氮氧化硅、氮化硅(Si3N4)等。在一个实施例中，钝化层113具有约0.5微米至约1微米之间的厚度。如上面
提到的，金属层112和钝化层113的存在为下面的低-k层间介电(ILD)层提供保护。此保
护至少部分应归于如下事实：所述层通过在比其它可能的更宽广的区域上分布封装感应应
力充当应力缓冲。该封装感应应力是由于封装材料和芯片之间热膨胀系数(CTE)失配引起
的。鉴于下面的低-k ILD层易碎(fragile)属性，此应力缓冲效应是可能重要的特征。

[0018] 还参照图1，集成电路100还包括具有形成在其上的多个布线层130的半导体衬底120。在一个实施例中，半导体衬底120包括硅等。邻近衬底120的是接着多个布线层
130的各种前端膜131和后端膜132。多个布线层130内的最顶层是层137。在本文别处，
层137被称为“第一布线层”，并且直接位于多层厚金属化结构110的最下部下面，即在阻
障层111之下。在一个实施例中，层133、134、135和136中的一层或多层包含低-k ILD材
料，而在另一个实施例中，层136包括氧化硅。在相同或另一实施例中，层137包括氮化硅。

[0019] 如图所示以及正如上面间接提到，多层厚金属化结构110位于多个布线层130之上，阻障层111邻近层137。集成电路100还进一步包括在钝化层117上的电绝缘材料140、
延伸穿过电绝缘材料140和钝化层117的通孔结构150、在电绝缘材料140上和在通孔结构
150中的阻障层160以及在阻障层160上的导电凸块170。作为一个例子，电绝缘材料140
可包括旋压聚合体介电材料(spin-on polymer dielectric material)等，阻障层160可
类似于阻障层111和115，并且导电凸块170可包括铜等。

[0020] 在所示的实施例中，金属层112定位在第一方向，而金属层116定位在与第一方向基本垂直的第二方向。在图1的坐标系中，金属层112具有在x-方向的最长尺寸，而金属层
116具有在z-方向的最长尺寸。(应指出，z-方向是直接进入或伸出纸面的方向。如果图
1的坐标系出现指示不同于z-方向的情况，那是出于纯示意性的原因才这么做。)金属线
延伸穿过两个不同方向的这种定位在集成电路100的两个直角方向提供良好的电力分布。
这又产生较小的IR下降、较低的功耗以及其它电路设计优点。

[0021] 图2是示出根据本发明实施例的集成电路制造方法200的流程图。作为一个例子，方法200可导致形成类似于图1所示的集成电路100的集成电路。

[0022] 方法200的步骤205是提供具有形成在其上的多个布线层的半导体衬底，该多个布线层包括第一布线层。作为一个例子，多个布线层可类似于图1中所示的多个布线层
130，并且该第一布线层可类似于层137，又如图1所示。

[0023] 图3是集成电路100在它的制造工艺中遵循方法200的步骤205执行的点上的描述。如图3所示，以及如上面间接提到，在制造工艺所描述阶段的集成电路100包括半导体
衬底120和多个布线层130。已使层137图案化以包括通孔结构310。

[0024] 方法200的步骤210是在第一布线层上沉积第一阻障层。作为一个例子，第一阻障层可类似于图1所示的阻障层111。

[0025] 方法200的步骤215是在第一阻障层上沉积第一金属层。作为一个例子，第一金属层可类似于图1所示的金属层112。相应地，在一个实施例中第一金属层具有约2微米
的厚度。图4是集成电路100在它的制造工艺中遵循方法200的步骤215执行的点上的描
述。在一个实施例中，通过使用物理气相沉积(PVD)或本领域公知的类似薄膜沉积工艺沉
积包括阻障层和第一金属层的堆叠同时执行步骤210和215。在相同或另一实施例中，步骤
215包括在第一方向上定位第一金属层。

[0026] 方法200的步骤220是去除部分第一金属层。如图5所示，金属层112已被图案化且刻蚀以便提供其所描述的的图案。在一个实施例中，步骤220包括使用旋涂-曝光-显
影工艺以形成暴露部分第一金属层的抗蚀剂层、使用湿法刻蚀工艺刻蚀部分第一金属层、
然后剥离抗蚀剂层。作为一个例子，在第一金属层包括铜的情况中，第一金属层可使用包括
3+
Fe 如氯化铁等的刻蚀化学剂、包括硫酸/过氧化氢混合物的刻蚀化学剂等来刻蚀。作为
另一例子，抗蚀剂层可使用湿化学型抗蚀剂剥离溶液来剥离。

[0027] 方法200的步骤225是去除部分第一阻障层。图5是集成电路100在它的制造工艺中遵循方法200的步骤225执行的点上的描述。对于本工艺可使用湿法或干法刻蚀。应
指出，在至少一个实施例中此刻蚀工艺需要选择性刻蚀(第一阻障层的)阻障金属，同时使
第一金属层的铜或其它金属和第一钝化层(在下面的步骤230提出)的氮化物或其它材料
基本上不受影响。在一个实施例中，如上所述，第一阻障层包括Ti，并且稀释的氢氟酸或氟基等离子体被用于去除部分第一阻障层。因为第一金属层充当阻障层刻蚀掩模，该阻障层
刻蚀对于第一金属层的下面的金属是自对准的。

[0028] 方法200的步骤230是在第一金属层上沉积第一钝化层。作为一个例子，第一钝化层可类似于图1中所示的钝化层113。在一个实施例中，步骤230包括使用等离子增强化
学气相沉积(PECVD)工艺在第一金属层上覆盖沉积(blanketdepositing)氮化硅钝化膜。

[0029] 方法200的步骤235是在第一钝化层中刻蚀通孔结构。作为一个例子，通孔结构可类似于图1中所示的通孔结构114。图6是集成电路100在它的制造工艺中遵循方法200
的步骤235执行的点上的描述。图6还示出抗蚀剂610，其在一个实施例中可在执行步骤
235期间使用。抗蚀剂610之后将被去除，例如通过使用湿法化学剥离剂(wet chemical
stripper)或等离子灰化工艺等。在一个实施例中，使用氟基等离子体刻蚀工艺来执行步骤
235。

[0030] 方法200的步骤240是在第一钝化层上和在通孔结构中沉积第二阻障层。作为一个例子，第二阻障层可类似于图1中所示的阻障层115。从步骤240开始，可使用现有的厚
金属化制造工艺以形成剩余的厚金属化结构110，连同部分剩余的集成电路100结构一起，
下面将进一步描述。应指出，部分下面的结构(如金属层112和钝化层113)创建了金属层
116必须抗衡(contend)的一些表面状况(topography)，但鉴于现有厚金属化制造工艺的
性能(特别是旋压电介质在严峻的表面状况上形成平坦膜的能力)，这是不期望的结果。

[0031] 方法200的步骤245是在第二阻障层上沉积第二金属层。作为一个例子，第二金属层可类似于图1中所示的金属层116。相应地，在一个实施例中第二金属层具有约7微米
的厚度。在相同或另一实施例中，步骤245包括在基本垂直于第一方向的第二方向上定位
第二金属层，其中在第一方向上定位第一金属层(参见步骤215)，因此(在一个实施例中)
集成电路包含正交的电力线。

[0032] 方法200的步骤250是在第二金属层和第一钝化层上沉积第二钝化层。作为一个例子，第二钝化层可类似于图1中所示的钝化层117。

[0033] 方法200的步骤255是在第二钝化层上沉积电绝缘材料。作为一个例子，电绝缘材料可类似于图1中所示的电绝缘材料140。在一个实施例中，步骤255包括沉积光界定
TM
(photodefinable)旋压介电材料例如Rohm and Hass的InterVia 8000-系列光界定介电
TM
材料；Dow Chemical的Cyclotene 4000-系列光界定介电材料；Microchem的SU-8光界
定环氧树脂材料；Dow Corning的WL-5000系列光界定硅酮介电材料；Promerus的
光界定介电材料；ShinEtsuMicroSi的SINR-系列光界定介电材料；Sumitomo Bakelite
Co，Ltd.的SUMIRESIN CRC-8600-系列光界定介电材料；FujiFilm的AP2210，
TM
AN-3310以及Durimide7000-系列光界定聚酰亚胺材料；Toray的Photoneece 光界定聚酰
TM
亚胺材料；Asahi Kasei EMD的Pimel 光界定聚酰亚胺材料；HD Microsystems的光界定聚
酰亚胺材料；Tokyo Ohka Kogyo Co.Ltd.的TMMR S2000光界定介电材料；或者JSR Micro，Inc.的WPR-系列光界定介电材料。

[0034] 方法200的步骤260是在电绝缘材料和第二钝化层中刻蚀第二通孔结构。作为一个例子，第二通孔结构可类似于图1中所示的通孔结构150。在一个实施例中，电绝缘材料
包括光界定介电材料，并且步骤260包括使用特定光界定介电材料供应商推荐的化学显影
剂刻蚀通孔结构。

[0035] 方法200的步骤265是在电绝缘材料上和在第二通孔结构中沉积第三阻障层。作为一个例子，第三阻障层可类似于图1中所示的阻障层160。

[0036] 方法200的步骤270是在第三阻障层上形成导电凸块。作为一个例子，导电凸块可类似于图1中所示的导电凸块170。遵循方法200的步骤270的执行，至少在一个实施例
中集成电路100具有图1中所示的形式。

[0037] 虽然参考具体实施例描述了本发明，但本领域技术人员将理解，在不脱离本发明的精神或范围的情况下可作出各种变更。相应地，本发明的实施例的公开旨在示例本发明
的范围而非旨在限制。意图是本发明的范围将仅限于所附权利要求所要求的范围。例如，
对于本领域技术人员而言，将容易明白本文所论述的多层厚金属化结构以及相关的结构和
方法可在多种实施例中完成，且这些实施例中某些实施例的前面论述未必代表所有可能实
施例的完整描述。

[0038] 另外，益处、其他优点和问题的解决方案已经参考具体实施例来进行描述。但是，益处、优点、问题的解决方案以及可能导致任何益处、优点或解决方案产生或变得更显著的任何元素不解释为任何或所有权利要求的关键的、要求的或必要的特征或元素。

[0039] 此外，根据贡献原则(doctrine of dedication)，本文公开的实施例和限制非献于公众，如果实施例和/或限制：(1)未明确地在权利要求书中要求保护；以及(2)根据等
同原则是或可能是权利要求中明确的元素和/或限制的等同物。