集成ESD保护的功率MOSFET或IGBT及制备方法转让专利
申请号 : CN201010502011.1
文献号 : CN101982881B
文献日 : 2012-12-12
发明人 : 钱梦亮 , 陈俊标 , 李泽宏
申请人 : 江苏东光微电子股份有限公司
摘要 :
本发明是对集成ESD保护的功率MOSFET或IGBT改进，其特征是ESD保护单元的多晶二极管组中各P型区浓度与功率MOSFET或IGBT的P阱浓度相同，各N型区浓度与功率MOSFET或IGBT的N+源相同；多晶二极管组在栅极压焊区与元胞区间半环绕栅极压焊区设置，如果为栅插指结构，将半环绕的多晶二极管组中间由栅极插指结构隔开，形成不连通的左右L型，其中多晶二极管的各P型区和各N型区，分别由功率MOSFET或IGBT的P阱和N+源注入和扩散形成。所得ESD保护的功率MOSFET或IGBT，栅极与源极间漏电小，制备时栅、源极间击穿电压可调，ESD泄放能力高、可靠性好，制造简单。
权利要求 :
1.集成ESD保护的功率MOSFET或IGBT，包括跨接在功率MOSFET或IGBT栅、源极间的ESD保护单元，其特征在于ESD保护单元的多晶二极管组中各P型区浓度与功率MOSFET+或IGBT的P阱浓度相同，各N型区浓度与功率MOSFET或IGBT的N 源相同；无栅插指结构时，多晶二极管组在栅极压焊区与元胞区间半环绕栅极压焊区设置，栅插指结构时，将半环绕的多晶二极管组中间由栅极插指结构隔开，形成不连通的左右L型。
2.根据权利要求1所述集成ESD保护的功率MOSFET或IGBT，其特征在于形成多晶二+极管组中各N区和功率MOSFET或IGBT的N 源采用As（砷）注入。
3.根据权利要求1或2所述集成ESD保护的功率MOSFET或IGBT，其特征在于多晶二极管组两端为N型。
4.根据权利要求1或2所述集成ESD保护的功率MOSFET或IGBT，其特征在于多晶二极管组两端为P型。
5.根据权利要求4所述集成ESD保护的功率MOSFET或IGBT，其特征在于两端P型为- +P/P。
6.根据权利要求5所述集成ESD保护的功率MOSFET或IGBT，其特征在于两端P型区- + + + - -的P/P 结构是左右型，且P 在二极管组的最外端；或者是上下型，且P 位于P 内且在P 上方。
- +
7.根据权利要求6所述集成ESD保护的功率MOSFET或IGBT，其特征在于P/P 上下型+ -结构中的P 小于P。
8.集成ESD保护的功率MOSFET或IGBT的制备方法，包括在MOSFET或IGBT的栅极和源极间通过离子注入和扩散形成多晶二极管组ESD保护单元，其特征在于多晶二极管组在栅极压焊区与元胞区间半环绕栅极压焊区设置，如果为栅插指结构，将半环绕的多晶二极管组中间由栅极插指结构隔开，形成不连通的左右L型，其各P型区和各N型区，分别由功+率MOSFET或IGBT的P阱和N 源注入和扩散形成。
9.根据权利要求8所述集成ESD保护的功率MOSFET或IGBT的制备方法，其特征在于+在多晶二极管形成后，通过改变功率MOSFET或IGBT的N 源推进温度和/或者时间，改变栅、源间多晶二极管的击穿电压。
10.根据权利要求8或9所述集成ESD保护的功率MOSFET或IGBT的制备方法，其特征+在于形成功率MOSFET或IGBT的N 源和多晶二极管组中各N区采用As（砷）注入。
说明书 :
集成ESD保护的功率MOSFET或IGBT及制备方法
技术领域
[0001] 本发明是对集成ESD保护的功率MOSFET或IGBT改进，特别涉及一种栅极与源极间漏电小，制备时栅、源极间击穿电压可调，ESD泄放能力高、可靠性好，制造简单的集成ESD保护的功率MOSFET或IGBT及制备方法。
背景技术
[0002] 随着功率半导体器件的发展，人们对功率MOSFET或IGBT性能有更高的要求，例如在器件封装、运输、装配及使用过程中常常容易出现静电(ESD)现象，它会在它们的栅极产生一个高电场，使得栅介质在高电场下发生绝缘击穿，从而使器件失效，因此静电(ESD)保护功能就是其中一项重要指标。静电(ESD)保护，它是指当带有静电的物体或人体接触器件时，能够迅速消除静电产生的大电压和大电流，减少或避免静电放电现象所造成的器件破坏，使得器件能承受静电产生的大电压和大电流的冲击而不被损坏。
[0003] 现有技术中，为了使功率MOSFET或IGBT免受高于氧化物击穿值的电压破坏，常用的方法是在栅极和源极接入多晶齐纳二极管，以MOSFET为例如图1、2所示。齐纳二极管的形成是通过高浓度的离子注入对多晶硅进行掺杂，从而在栅极和源极之间形成一个串联的齐纳二极管组，实现对栅极和源极之间的ESD防护。现有普通功率MOSFET，以及为提高其元胞导通均匀性而采用栅插指结构的功率MOSFET，其齐纳二极管组都位于功率MOSFET栅极压焊区的两个侧面，以实现栅区的ESD保护，如图3、4所示。此种集成ESD保护的功率MOSFET或IGBT存在以下不足：
[0004] 首先，多晶齐纳二极管组6采用高浓度杂质来形成所需PN结，不仅其形成需要额外的光刻版，增加了器件制造的复杂性和成本，而且使得栅极和源极的泄漏电流较大，同时此方式形成的PN结，一旦器件制造所需掩模版制定后，栅极和源极间击穿电压就为定值(一个齐纳二极管的击穿电压一般在5-6V，总的击穿电压值为一个齐纳二极管的击穿电压和二极管串联个数的乘积)，不能由后续的工艺流程来调节，工艺限制性大；其次，ESD是一个瞬态过程，例如不论是普通功率MOSFET还是栅插指结构的功率MOSFET，它们的栅极压焊区5周围是ESD发生的敏感区域(图3、4)，容易发生静电损伤而使器件遭受破坏；齐纳二极管组6布局设置在栅极压焊区5的左右两侧，虽然可以起到ESD保护作用，但由于栅极金属2和源极金属3之间未有齐纳二极管组6隔开(如图3中的A区和图4中的B区)，当在恶劣的条件下容易产生较强的静电易发生失效，并且此二极管组布局设置方式，没有充分利用栅极压焊区5周围面积，使得在栅极压焊区面积相同条件下，二极管组的泄放宽度较小，导致ESD泄放能力不够强。
[0005] 中国专利CN101517743用于功率金属氧化物半导体场效应晶体管及集成电路的递减电压多晶硅二极管静电放电电路，通过用多晶二极管及器件组成保护网络，用于形成ESD保护，以降低栅源间泄漏电流。但其采用初级分支和次级分支相结合结构，使得电路复杂；而且ESD保护所占面积较大，增加制造成本。
[0006] 上述不足仍有值得改进的地方。
发明内容
[0007] 本发明目的在于克服上述现有技术的不足，提供一种栅、源极间泄漏电流小，制备时栅、源间击穿电压可调，ESD泄放能力高、可靠性好，且制造简单、成本低的集成ESD保护的功率MOSFET或IGBT。
[0008] 本发明另一目的在于提供一种上述集成ESD保护的功率MOSFET或IGBT的制备方法。
[0009] 本发明第一目的实现，主要改进一是将多晶二极管组中各P区由高浓度P+变为低- + +浓度P ；二是将二极管组中各N区由高浓度N 变为功率MOSFET或IGBT的N 源；三是将栅极压焊区左右对置的多晶齐纳二极管组，改为在栅极压焊区与元胞区间半环绕栅极压焊区设置，如果为栅插指结构，将半环绕中间由栅极插指结构隔开形成不连通的左右L型，即对称“L”型设置，从而克服了上述现有技术的不足，实现本发明目的。具体说，本发明集成ESD保护的功率MOSFET或IGBT，包括跨接在功率MOSFET或IGBT栅、源极间的ESD保护单元，其特征在于ESD保护单元的多晶二极管组中各P型区浓度与功率MOSFET或IGBT的P阱浓度+
相同，各N型区浓度与功率MOSFET或IGBT的N 源相同；多晶二极管组在栅极压焊区与元胞区间半环绕栅极压焊区设置，如果为栅插指结构，将半环绕的多晶二极管组中间由栅极插指结构隔开，形成不连通的左右L型。
相同，各N型区浓度与功率MOSFET或IGBT的N 源相同；多晶二极管组在栅极压焊区与元胞区间半环绕栅极压焊区设置，如果为栅插指结构，将半环绕的多晶二极管组中间由栅极插指结构隔开，形成不连通的左右L型。
[0010] 在详细说明前，先通过对发明能够达到的基本功能及效果作一介绍，以使本领域技术人员对本专利技术方案有一个明确了解。以下以N型功率MOSFET为例说明：
[0011] 本发明通过将二极管组中各P区由高浓度P+变为与功率MOSFET的P阱浓度相-同(低浓度P)，使得多晶硅二极管组的漏电电流大幅减小，从而使得具有ESD保护的功率MOSFET的栅源极漏电减小；同时，二极管组中的各P型区与功率MOSFET的P阱浓度相同，以+ +
及各N区由高浓度N 变为功率MOSFET的N 源相同，使得二极管组中的P型区与N型区，都+
成为与功率MOSFET的P阱与N 源为同一制造层，可以通过同一道离子注入工序完成，不需要额外工序，使得制造工艺简化，成本降低。而且据此形成的具有ESD保护的功率MOSFET，在器件制造所需掩模版制定后，其栅极和源极间击穿电压仍可以由后续的工艺流程来调节，灵活性强，普适性更好。二极管组布局采用半环绕栅极压焊区设置或呈对称“L”型设置，充分利用栅极压焊区周围面积，使得二极管组的泄放宽度增加，从而提升了功率MOSFET的ESD泄放能力。采用本发明所形成的多晶硅二极管结构，可以看作是多个基区开路的NPN+ - +
管串联结构，其NPN管由如图8中虚线所示的N/P/N 组成。基区开路NPN管的击穿电压与基区宽度有关，随着基区宽度的减小，其击穿电压降低，因此可以通过后续工艺的调整来-
改变多晶硅二极管中P 区的宽度，从而达到改变二极管击穿电压的目的。例如通过增加功+ +
率MOSFET的N 源推进时间，增加功率MOSFET的N 源在多晶硅中的横向扩散量，从而使得-
P 区宽度减小，达到降低击穿电压的目的。
及各N区由高浓度N 变为功率MOSFET的N 源相同，使得二极管组中的P型区与N型区，都+
成为与功率MOSFET的P阱与N 源为同一制造层，可以通过同一道离子注入工序完成，不需要额外工序，使得制造工艺简化，成本降低。而且据此形成的具有ESD保护的功率MOSFET，在器件制造所需掩模版制定后，其栅极和源极间击穿电压仍可以由后续的工艺流程来调节，灵活性强，普适性更好。二极管组布局采用半环绕栅极压焊区设置或呈对称“L”型设置，充分利用栅极压焊区周围面积，使得二极管组的泄放宽度增加，从而提升了功率MOSFET的ESD泄放能力。采用本发明所形成的多晶硅二极管结构，可以看作是多个基区开路的NPN+ - +
管串联结构，其NPN管由如图8中虚线所示的N/P/N 组成。基区开路NPN管的击穿电压与基区宽度有关，随着基区宽度的减小，其击穿电压降低，因此可以通过后续工艺的调整来-
改变多晶硅二极管中P 区的宽度，从而达到改变二极管击穿电压的目的。例如通过增加功+ +
率MOSFET的N 源推进时间，增加功率MOSFET的N 源在多晶硅中的横向扩散量，从而使得-
P 区宽度减小，达到降低击穿电压的目的。
[0012] 以上所说源极，对于IGBT也称为发射极。
[0013] 本发明中所说：
[0014] 多晶二极管组中各P型区浓度与功率MOSFET或IGBT的P阱浓度相同，各N型区+浓度与功率MOSFET或IGBT的N 源浓度相同，是指采用同一道离子注入工序并扩散形成，它并非指数学意义上的完全精确相同，应包括由于工艺过程造成的允许偏差。
[0015] 多晶二极管组两端，一种较好为两端分别为N型或P型，有利于多晶二极管组正反- +向击穿电压的一致性，工艺制造简单。其中两端的P型，较好为P/P，有利于减小多晶二极- +
管的泄漏电流；所说P/P 可以有二种结构，一种为左右型(图6)，一种为上下型(图7)。
管的泄漏电流；所说P/P 可以有二种结构，一种为左右型(图6)，一种为上下型(图7)。
[0016] 此外，为使得集成ESD保护的功率MOSFET或IGBT的ESD保护单元具有更小的面+积，可以采用As(砷)注入来形成功率MOSFET或IGBT的N 源和多晶硅二极管组中各N区。
As(砷)具有更大的原子半径，在多晶硅中的横向扩散量相对较小，形成的多晶硅二极管组中各N区宽度可以减小，所需多晶硅二极管组的总面积减小。
As(砷)具有更大的原子半径，在多晶硅中的横向扩散量相对较小，形成的多晶硅二极管组中各N区宽度可以减小，所需多晶硅二极管组的总面积减小。
[0017] 本发明的集成ESD保护的功率MOSFET或IGBT的制备方法，包括在MOSFET或IGBT的栅极和源极间通过离子注入和扩散形成多晶二极管组ESD保护单元，其特征在于多晶二极管组在栅极压焊区与元胞区间半环绕栅极压焊区设置，如果为栅插指结构，将半环绕的多晶二极管组中间由栅极插指结构隔开，形成不连通的左右L型，其各P型区和各N型区，分别由功率MOSFET或IGBT的P阱和N+源注入和扩散形成。
[0018] 本发明方法中，还可以通过反比改变功率MOSFET或IGBT的N+源推进温度或者时间，改变栅、源间多晶二极管的击穿电压，例如推进温度高、时间长，其击穿电压就小，即改变趋势与击穿电压呈反比。
[0019] 其中功率MOSFET或IGBT的N+源和多晶硅二极管组中各N区，较好采用As(砷)注入来形成。
[0020] 本发明方法中除形成多晶二极管外，其它制造方法与功率MOSFET或IGBT基本相同，因此不作特别说明。
[0021] 本发明方法，既可以用于制备N型功率MOSFET或IGBT，也能用于P型功率MOSFET或IGBT，只是两者杂质注入类型相反。
[0022] 本发明集成ESD保护的功率MOSFET或IGBT，相对于现有技术，由于采用前述技术+方案，用P阱注入来形成多晶二极管的P型区，较传统用高剂量P 注入形成的多晶齐纳二极管P型区相比浓度低得多，不仅减小了栅极和源极(发射极)之间泄漏电流，栅源漏电流只有原来的1/10以下，而且多晶硅二极管组呈半环形或对称“L”型布置，在栅极压焊区面积相同条件下，增加了多晶硅二极管组泄放ESD电流的有效宽度，并且使得功率MOSFET或IGBT的栅极金属和源极金属之间通过多晶硅二极管组进行有效隔开，大大提高了ESD防护效果。此外，由于基区开路的NPN管的击穿电压与基区宽度有关，随着基区宽度的减小，其击穿电压降低，因此在制造过程栅源击穿电压可以通过后续工艺灵活调节，实现栅源击穿电压在不改变光刻版条件下的可调性，以满足适合不同应用场合的需求。多晶硅二极管P+
区与N区分别与P阱浓度和N 源浓度基本相同，使得多晶二极管组的形成无需额外光刻版，制造简单，成本较低。本发明方法与现有功率MOSFET或IGBT的工艺流程完全兼容，只是用功率MOSFET或IGBT的P阱注入和扩散来形成多晶二极管的各P型区；以功率MOSFET或+
IGBT的N 源的注入和扩散形成二极管组中各N型区，因而无需增加任何光刻版和额外工艺+
步骤。采用As(砷)注入来形成功率MOSFET或IGBT的N 源和多晶硅二极管组中各N区，使得多晶硅二极管组的总面积减小。
区与N区分别与P阱浓度和N 源浓度基本相同，使得多晶二极管组的形成无需额外光刻版，制造简单，成本较低。本发明方法与现有功率MOSFET或IGBT的工艺流程完全兼容，只是用功率MOSFET或IGBT的P阱注入和扩散来形成多晶二极管的各P型区；以功率MOSFET或+
IGBT的N 源的注入和扩散形成二极管组中各N型区，因而无需增加任何光刻版和额外工艺+
步骤。采用As(砷)注入来形成功率MOSFET或IGBT的N 源和多晶硅二极管组中各N区，使得多晶硅二极管组的总面积减小。
[0023] 以下以N型带ESD功率MOSFET为例，示例性说明及帮助进一步理解本发明实质，但实施例具体细节仅是为了说明本发明，并不代表本发明构思下全部技术方案，因此不应理解为对本发明总的技术方案限定，一些在技术人员看来，不偏离本发明构思的非实质性增加和/或改动，例如以具有相同或相似技术效果的技术特征简单改变或替换，均属本发明保护范围。
附图说明
[0024] 图1为现有在栅极和源极之间有多晶齐纳二极管保护的功率MOSFET等效电路。
[0025] 图2为图1中多晶齐纳二极管剖面结构示意图。
[0026] 图3为现有在栅极和源极之间具有齐纳二极管保护、无栅插指功率MOSFET多晶齐纳二极管布局示意图。
[0027] 图4为现有在栅极和源极之间具有齐纳二极管保护、有栅插指功率MOSFET多晶齐纳二极管布局示意图。
[0028] 图5为本发明集成ESD保护的功率MOSFET的ESD保护单元一种结构剖面示意图。
[0029] 图6为本发明集成ESD保护的功率MOSFET的ESD保护单元另一种结构剖面示意图。
[0030] 图7为本发明集成ESD保护的功率MOSFET的ESD保护单元再一种结构剖面示意图。
[0031] 图8为本发明ESD多晶二极管结构示意图。
[0032] 图9为本发明集成ESD保护的无栅插指功率MOSFET的ESD保护单元布局示意图。
[0033] 图10为本发明集成ESD保护的有栅插指功率MOSFET的ESD保护单元布局示意图。
[0034] 图11为现有栅极和源极间具有齐纳二极管保护功率MOSFET栅源击穿特性曲线(横坐标为10V/格，纵坐标为20μA/格)。
[0035] 图12为本发明栅极和源极间具有多晶二极管保护功率MOSFET栅源击穿特性曲线(横坐标为10V/格，纵坐标为20μA/格)。
[0036] 图13为本发明例2调整工艺后的栅源击穿特性曲线(横坐标为10V/格，纵坐标为20μA/格)。
具体实施方式
[0037] 实施例1：参见附图5、9，本发明集成ESD保护功率MOSFET的ESD保护单元，自下而上依次为：衬底100，外延层101，氧化层1，多晶硅二极管组7，介质层4，栅极金属2和源+极金属3。栅极金属2与多晶硅二极管组7一端的N 掺杂区以及功率MOSFET栅极连接，源+
极金属3与多晶硅二极管组7另一端N 掺杂区以及功率MOSFET源极连接。在栅极金属2和原极金属3之上可以有一层钝化层(图中未画出)。ESD保护单元设置于功率MOSFET的栅极压焊区与元胞区间半环绕栅极压焊区5设置。
极金属3与多晶硅二极管组7另一端N 掺杂区以及功率MOSFET源极连接。在栅极金属2和原极金属3之上可以有一层钝化层(图中未画出)。ESD保护单元设置于功率MOSFET的栅极压焊区与元胞区间半环绕栅极压焊区5设置。
[0038] 制备：按通常制备功率MOSFET工艺，例如：用920℃湿氧氧化生长500A左右预氧，-2然后进行终端环的光刻和刻蚀；用能量80KeV，剂量5E14cm 进行终端环的注入，在1100℃下进行推进，在推进的同时生成氧化层的厚度为10000A-15000A；进行有源区的光刻，再用湿法腐蚀进行有源区的刻蚀；用湿氧氧化生长900A左右栅氧，然后LPCVD淀积多晶硅层，厚度为6000A-10000A；在进行多晶硅刻蚀之后，通过P阱层的注入及推进，同时形成多晶二极-2
管的P型区，例如用能量80KeV，剂量6E13cm 进行P阱层的注入，然后在1150℃下进行推+
进，时间为100-150分钟；在功率MOSFET源极N 注入和推进的同时，形成多晶硅二极管的+ -2 + +
N 区，例如用能量100KeV，剂量1.2E16cm 进行功率MOSFET源极N 和多晶硅二极管N 的注入，然后在950℃下进行推进，时间为150分钟，完成多晶二极管的制备。其余按通常制备功率MOSFET的工艺，例如LPCVD淀积TEOS和BPSG，厚度分别为2000A和8000A，在950℃下-2 +
回流并完成孔的光刻和刻蚀，用能量120KeV，剂量2E15cm 进行功率MOSFET的P 的注入，在950℃下进行推进，时间为90分钟，溅射金属铝，厚度为4-5微米后，进行金属的光刻和刻蚀，PECVD淀积Si3N4，光刻和刻蚀Si3N4，减薄及背面金属化，完成制造。
管的P型区，例如用能量80KeV，剂量6E13cm 进行P阱层的注入，然后在1150℃下进行推+
进，时间为100-150分钟；在功率MOSFET源极N 注入和推进的同时，形成多晶硅二极管的+ -2 + +
N 区，例如用能量100KeV，剂量1.2E16cm 进行功率MOSFET源极N 和多晶硅二极管N 的注入，然后在950℃下进行推进，时间为150分钟，完成多晶二极管的制备。其余按通常制备功率MOSFET的工艺，例如LPCVD淀积TEOS和BPSG，厚度分别为2000A和8000A，在950℃下-2 +
回流并完成孔的光刻和刻蚀，用能量120KeV，剂量2E15cm 进行功率MOSFET的P 的注入，在950℃下进行推进，时间为90分钟，溅射金属铝，厚度为4-5微米后，进行金属的光刻和刻蚀，PECVD淀积Si3N4，光刻和刻蚀Si3N4，减薄及背面金属化，完成制造。
[0039] 实施例2：如实施例1，其中把功率MOSFET源极N+的推进温度从950℃改为970℃，时间从150分钟改到180分钟，使得栅源击穿电压降低。
[0040] 实施例3：参见图6，如实施例1或2，其中多晶二极管组7一端的P+掺杂区以及功+率MOSFET栅极连接，源极金属3与多晶硅二极管组7另一端P 掺杂区以及功率MOSFET源- +
极连接。其中ESD保护单元的多晶二极管组两端为P型区，两端P型区由P/P 结构组成，+ - + - +
且P 在二极管组的最外端，多晶二极管组的其余P区与P/P 结构中的P 相同，N 区的剂-2 -2 + -2 -2 +
量为5E15cm -1.5E16cm ，P 的剂量为5E14cm -8E15cm 。P 的推进时间为90分钟。
极连接。其中ESD保护单元的多晶二极管组两端为P型区，两端P型区由P/P 结构组成，+ - + - +
且P 在二极管组的最外端，多晶二极管组的其余P区与P/P 结构中的P 相同，N 区的剂-2 -2 + -2 -2 +
量为5E15cm -1.5E16cm ，P 的剂量为5E14cm -8E15cm 。P 的推进时间为90分钟。
[0041] 实施例4：参见图7，如实施例3，其中把功率MOSFET源极P+的推进时间变为30分+ + - - + -钟，P 未渗透多晶硅层，使得P 位于P 内且在P 上方，并使P 小于P。
[0042] 实施例5：参见图10，如上述，栅插指结构的功率MOSFET，将半环绕的多晶二极管组7中间由栅极插指结构隔开，形成不连通的左右L型。
[0043] 将常规的集成ESD保护功率MOSFET，与本发明例1所得集成ESD保护功率MOSFET，对采用7个串联多晶硅二极管结构的2种器件进行栅源间击穿电压对比测试，结果如图11-13，由测试图形可知，采用多晶硅齐纳二极管的功率MOSFET的二极管击穿电压为40V，且当栅源电压在30V-40V之间时，漏电较大，为20μA-120μA；而本发明集成ESD保护的功率MOSFET，其二极管组的击穿电压为52V，且击穿特性较好，栅源漏电流小(＜1μA)。当采用实施例2方法制备的功率MOSFET，其栅源击穿电压从52V降低为42V(图13)，从而达到灵活改变多晶硅二极管击穿电压。
[0044] 本发明结构及制备方法，同样可以制备具有ESD保护的IGBT。采用相反掺杂类型，可以分别制备带ESD的P型功率MOSFET或IGBT。
[0045] 对于本领域技术人员来说，在本专利构思及具体实施例启示下，能够从本专利公开内容及常识直接导出或联想到的一些变形，本领域普通技术人员将意识到也可采用其他方法，或现有技术中常用公知技术的替代，以及特征的等效变化或修饰，特征间的相互不同+ +组合，例如功率MOSFET的N 源和多晶硅二极管的N 注入采用砷和磷两次注入形成，等等的非实质性改动，同样可以被应用，都能实现本专利描述功能和效果，不再一一举例展开细说，均属于本专利保护范围。