半导体器件

摘要

提供具有能够进行雪崩写入的存储单元阵列的半导体器件。具有：第一存储单元(MC)，其具有第一存储晶体管(MT)和第一选择晶体管(ST)；第二存储单元(MC)，其具有第二存储晶体管(MT)和第二选择晶体管(ST)；第一字线(WL1)，其与第一存储晶体管(MT)的栅电极及第二选择晶体管(MT)的栅电极电连接；第二字线(WL2)，其与第二存储晶体管(MT)的栅电极及第一选择晶体管(ST)的栅电极电连接；源线(SL)，其与第一存储晶体管(MT)的源极区域及第二存储晶体管(MT)的源极区域电连接。

权利要求

1.一种半导体器件，其特征在于，具有：

第一存储单元，其具有第一存储晶体管和第一选择晶体管；

第二存储单元，其具有第二存储晶体管和第二选择晶体管；

第一字线，其与上述第一存储晶体管的栅电极和上述第二选择晶体管的栅电极电连接；

第二字线，其与上述第二存储晶体管的栅电极和上述第一选择晶体管的栅电极电连接；

第一源线，其与上述第一存储晶体管的源极区域和上述第二存储晶体管的源极区域电连接。

2.根据权利要求1记载的半导体器件，其特征在于，还具有：第一位线，其与上述第一选择晶体管的漏极区域相连接；

第二位线，其与上述第二选择晶体管的漏极区域相连接。

3.根据权利要求1或2记载的半导体器件，其特征在于，上述第一存储单元具有在上述第一存储晶体管与上述第一选择晶体管之间共享的第一源极/漏极区域；

上述第二存储单元具有在上述第二存储晶体管与上述第二选择晶体管之间共享的第二源极/漏极区域。

4.根据权利要求3记载的半导体器件，其特征在于，上述第一源极/漏极区域、上述第二源极/漏极区域的杂质浓度比上述第一存储晶体管的上述源极区域、上述第二存储晶体管的上述源极区域的杂质浓度低。

5.根据权利要求1至4中任一项记载的半导体器件，其特征在于，上述第一存储单元、上述第二存储单元是对上述第一存储晶体管、上述第二存储晶体管进行雪崩写入的非易失性存储单元。

6.根据权利要求1至5中任一项记载的半导体器件，其特征在于，在上述第一存储晶体管、上述第二存储晶体管各自的上述栅电极与半导体衬底之间形成有电荷蓄积绝缘膜。

7.根据权利要求1至6中任一项记载的半导体器件，其特征在于，在上述第一选择晶体管、上述第二选择晶体管各自的上述栅电极与半导体衬底之间形成有栅极绝缘膜，该栅极绝缘膜的耐压比在对存储器进行擦除时施加在上述第一字线、上述第二字线与上述第一源线之间的电压低。

8.根据权利要求1至6中任一项记载的半导体器件，其特征在于，在上述第一选择晶体管、上述第二选择晶体管各自的上述栅电极与半导体衬底之间，形成有栅极绝缘膜，该栅极绝缘膜的耐压比施加在上述第一选择晶体管、上述第二选择晶体管的上述栅电极的读出用电压高。

9.根据权利要求1至8中任一项记载的半导体器件，其特征在于，上述第一存储单元，交替改变上述第一选择晶体管和上述第一存储晶体管的配置顺序地串联连接有多个；

上述第二存储单元，在上述第一存储单元的侧方，交替改变上述第二选择晶体管和上述第二存储晶体管的配置顺序地串联连接有多个。

10.一种半导体器件，其特征在于，具有：

第一存储单元，其由第一存储晶体管和第一选择晶体管构成；

第二存储单元，其由第二存储晶体管和第二选择晶体管构成；

第三存储单元，其由第三存储晶体管和第三选择晶体管构成，该第三选择晶体管与上述第一选择晶体管共有第一共有漏极区域；

第四存储单元，其由第四存储晶体管和第四选择晶体管构成，该第四选择晶体管与上述第二选择晶体管共有第二共有漏极区域；

第一字线，其与上述第一存储晶体管的栅电极及上述第二存储晶体管的栅电极电连接；

第二字线，其与上述第三存储晶体管的栅电极及上述第四存储晶体管的栅电极电连接；

第一源线，其与上述第一存储晶体管的源极区域及上述第四存储晶体管的源极区域电连接；

第二源线，其与上述第二存储晶体管的源极区域电连接；

第三源线，其与上述第三存储晶体管的源极区域电连接；

第一位线，其与上述第一共有漏极区域电连接；

第二位线，其与上述第二共有漏极区域电连接。

11.根据权利要求10记载的半导体器件，其特征在于，还具有：第一选择线，其与上述第一选择晶体管的栅电极及上述第二选择晶体管的栅电极电连接；

第二选择线，其与上述第三选择晶体管的栅电极及上述第四选择晶体管的栅电极电连接。

12.根据权利要求10或11记载的半导体器件，其特征在于，上述第一存储单元、上述第二存储单元、上述第三存储单元及上述第四存储单元分别为对上述第一存储晶体管、上述第二存储晶体管、第三存储晶体管及第四存储晶体管进行雪崩写入的非易失性存储单元。

13.根据权利要求10至12中的任一项记载的半导体器件，其特征在于，在上述第一存储晶体管、上述第二存储晶体管、上述第三存储晶体管及上述第四存储晶体管各自的上述栅电极与半导体衬底之间，形成有电荷蓄积绝缘膜。

14.根据权利要求10至13中的任一项记载的半导体器件，其特征在于，在上述第一存储晶体管、上述第二存储晶体管、上述第三存储晶体管及上述第四存储晶体管各自的上述栅电极与半导体衬底之间形成有浮动栅电极，该浮动栅电极的上方和下方被绝缘膜夹持。

15.根据权利要求10至13中的任一项记载的半导体器件，其特征在于，上述第一存储单元具有在上述第一存储晶体管与上述第一选择晶体管之间共享的源极/漏极区域；

上述第二存储单元具有在上述第二存储晶体管与上述第二选择晶体管之间共享的源极/漏极区域；

上述第三存储单元具有在上述第三存储晶体管与上述第三选择晶体管之间共享的源极/漏极区域；

上述第四存储单元具有在上述第四存储晶体管与上述第四选择晶体管之间共享的源极/漏极区域。

16.根据权利要求15记载的半导体器件，其特征在于，各个上述源极/漏极区域的杂质浓度比上述第一存储晶体管、上述第二存储晶体管、第三存储晶体管及第四存储晶体管的上述源极区域的杂质浓度低。

17.根据权利要求10至16中任一项记载的半导体器件，其特征在于，上述第一选择晶体管、上述第二选择晶体管、上述第三选择晶体管及上述第四选择晶体管各自的上述栅电极与半导体衬底之间形成有栅极绝缘膜，该栅极绝缘膜的耐压比在对存储器进行擦除时施加在上述第一字线、上述第二字线与上述第一源线、第二源线、第三源线中的任一源线之间的电压低。

18.根据权利要求10至16中任一项记载的半导体器件，其特征在于，上述第一选择晶体管、上述第二选择晶体管、上述第三选择晶体管及上述第四选择晶体管各自的上述栅电极与半导体衬底之间形成有栅极绝缘膜，该栅极绝缘膜的耐压比施加在上述第一选择晶体管、上述第二选择晶体管、上述第三选择晶体管及上述第四选择晶体管的上述栅电极的读出用的电压高。

19.根据权利要求1至18中任一项记载的半导体器件，其特征在于，连接于上述第一源线的两个上述源极区域，配置在相对于上述第一字线、上述第二字线倾斜的方向上。

20.根据权利要求1至18中任一项记载的半导体器件，其特征在于，在各个上述源极区域的下方，形成有导电型与上述第源极区域的导电型不同的杂质扩散区域。

说明书

半导体器件

技术领域

[0001] 本发明涉及半导体器件，特别涉及具有由存储晶体管(memory transistor)和选择晶体管构成的存储单元(memory cell)的半导体器件。

背景技术

[0002] 就 作 为 非 易 失 性 半 导 体 存 储 器 件 的 闪 存 器(flash memory)或EEPROM(Electrically Erasable Programmable Read-Only Memory：电可擦可编程只读存储器)的信息写入方式而言，广泛利用在存储晶体管的沟道(Channel)区域产生沟道热电子(CHE：Channel Hot Electron)并引入电荷保持层的方法。

[0003] 若采用利用CHE的写入方法，则选择晶体管的源极-漏极之间需要流动大的电流，因此消耗电流变多。

[0004] 就不使电流流过沟道区域地向存储单元写入信息的方法而言，存在将雪崩击穿(Avalanche Breakdown)或带带隧穿(BTBT：Band To Band Tunneling)所产生的电子或者空穴引入存储晶体管的电荷保持层的方式，即雪崩写入方式。

[0005] 在雪崩写入方式中，也与CHE写入方式同样地通过向存储晶体管的栅(gate)电极和源极扩散区域施加电压来进行写入。但是，在雪崩写入方式中只用衬底电流实施写入，这一点与CHE写入方式不同。

[0006] 由选择晶体管和存储晶体管来构成NOR型存储单元的双晶体管单元，例如记载于日本特开2005-116970号公报(专利文献1)中。

[0007] 为了节约双晶体管单元的消耗电流，优选采用雪崩写入方式。此时，因为选择晶体管不能控制衬底电流，所以不能利用选择晶体管来控制是否进行写入。

[0008] 因此，在将双晶体管单元使用在NOR型的闪存器中的专利文献1的图2所记载的电路中，将存储晶体管配置在位线一侧，从而用位线(bit line)和字线(word line)来选择存储晶体管。

[0009] 但是，如果将存储晶体管连接在位线，则存储晶体管的寄生电容根据写入状态而不同，所以存在读出不稳定的可能性。因此，为了实现稳定的读出，优选地，将选择晶体管置于位线一侧，将存储晶体管置于源线一侧。

[0010] 但是，将采用了利用CHE的写入方法的双晶体管单元的选择晶体管与位线相连接的电路，记载于日本特开2005-122772号公报(专利文献2)中。该电路将连接于共同的字线的多个存储晶体管的源极区域与共同的源线相连接。

[0011] 如果对此种存储电路采用雪崩写入方式在字线与源线之间施加电压，则多个存储晶体管同时达到写入状态，不能选择存储晶体管。

[0012] 另外，日本特开平11-177068号公报(专利文献3)的图10公开了以下的存储电路：在利用了CHE的写入方式的存储电路中，将选择晶体管的漏极区域与位线相连接，并且将存储晶体管的源极区域与源线相连接。

[0013] 但是，在专利文献3所记载的电路中，并不使双晶体管单元彼此连接，而是对每一列(column)配置源线和位线，所以比较专利文献1或专利文献2所记载的电路，则源线、位线与晶体管的连接点变多，存储单元面积变大。

[0014] 专利文献1：日本特开2005-116970号公报

[0015] 专利文献2：日本特开2005-122772号公报

[0016] 专利文献3：日本特开平11-177068号公报

发明内容

[0017] 发明所要解决的课题

[0018] 本发明的目的在于提供具有新的存储单元阵列的半导体器件。

[0019] 用于解决课题的手段

[0020] 本发明的一实施方式提供的半导体器件，其特征在于，具有：第一存储单元，其具有第一存储晶体管和第一选择晶体管；第二存储单元，其具有第二存储晶体管和第二选择晶体管；第一字线，其与上述第一存储晶体管的栅电极和上述第二选择晶体管的栅电极电连接；第二字线，其与上述第二存储晶体管的栅电极和上述第一选择晶体管的栅电极电连接；第一源线，其与上述第一存储晶体管的源极区域和上述第二存储晶体管的源极区域电连接。

[0021] 另外，本发明另一实施方式提供的半导体器件，其特征在于，具有：第一存储单元，其由第一存储晶体管和第一选择晶体管构成；第二存储单元，其由第二存储晶体管和第二选择晶体管构成；第三存储单元，其由第三存储晶体管和第三选择晶体管构成，该第三选择晶体管与上述第一选择晶体管共有第一共有漏极区域；第四存储单元，其由第四存储晶体管和第四选择晶体管构成，该第四选择晶体管与上述第二选择晶体管共有第二共有漏极区域；第一字线，其与上述第一存储晶体管的栅电极及上述第二存储晶体管的栅电极电连接；第二字线，其与上述第三存储晶体管的栅电极及上述第四存储晶体管的栅电极电连接；第一源线，其与上述第一存储晶体管的源极区域及上述第四存储晶体管的源极区域电连接；
第二源线，其与上述第二存储晶体管的源极区域电连接；第三源线，其与上述第三存储晶体管的源极区域电连接；第一位线，其与上述第一共有漏极区域电连接；第二位线，其与上述第二共有漏极区域电连接。

[0022] 发明的效果

[0023] 根据本发明的实施方式，在具有存储单元晶体管和选择晶体管的两个存储单元中，将一个存储单元的存储晶体管的栅电极、另一个存储单元的选择晶体管的栅电极与第一字线相连接，另外，将一个存储单元的选择晶体管的栅电极、另一个存储单元的存储晶体管的栅电极与第二字线相连接。并且，将两个存储单元的存储晶体管的源极区域与同一源线相连接。

[0024] 由此，通过对第一字线和第二字线中的一根以及源线施加规定电压，仅仅接受两者的规定电压的一个存储晶体管通过雪崩写入而被写入数据。并且，因为将两个存储单元的存储晶体管在源极区域进行连接，所以能够抑制写入状态的变化对位线的寄生电容带来的影响。

[0025] 另外，通过本发明的实施方式，在具有存储单元晶体管和选择晶体管的第一至第四存储单元中，第一存储单元、第三存储单元的第一存储单元晶体管、第三存储单元晶体管各自的漏极区域是共享的，并且第二存储单元、第四存储单元的第二存储晶体管、第四存储晶体管各自的漏极区域也是共享的。另外，将第一存储晶体管、第二存储晶体管的栅电极彼此用第一字线连接，并且将第三存储晶体管、第四存储晶体管的栅电极彼此用第二字线连接。并且，在第一存储晶体管的漏极区域及第四存储晶体管的源极区域连接共同的第一源线，并且在其他的两个源极区域分别连接第二源线、第三源线。

[0026] 由此，通过对第一字线、第二字线中的一根和第一源线至第三源线施加规定的电压，仅仅接受两者的规定电压的一个存储晶体管通过雪崩写入而被写入数据。并且，因为将四个存储晶体管连接在源线上，所以能够抑制写入状态的变化对位线的寄生电容带来的影响。

附图说明

[0027] 图1是示出了构成本发明的实施方式涉及的半导体器件的存储电路的剖面图。

[0028] 图2是示出了本发明的第一实施方式涉及的半导体器件的剖面图。

[0029] 图3的(a)至(c)部分是示出了图2所示的半导体装置的动作的剖面图。

[0030] 图4的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其一)。

[0031] 图5的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其二)。

[0032] 图6的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其三)。

[0033] 图7的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其四)。

[0034] 图8的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其五)。

[0035] 图9的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其六)。

[0036] 图10的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其七)。

[0037] 图11的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其八)。

[0038] 图12的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其九)。

[0039] 图13的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其十)。

[0040] 图14的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其十一)。

[0041] 图15的(a)至(c)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其十二)。

[0042] 图16的(a)、(b)部分是示出了本发明的第一实施方式涉及的半导体器件的形成工序的剖面图(其十三)。

[0043] 图17是示出了本发明的第一实施方式涉及的半导体器件的存储单元阵列区域的剖面图。

[0044] 图18是示出了本发明的第一实施方式涉及的半导体器件的周边电路区域的剖面图。

[0045] 图19A、图19B是示出了本发明的第一实施方式涉及的半导体器件的形成工序的俯视图(其一)。

[0046] 图19C、图19D是示出了本发明的第一实施方式涉及的半导体器件的形成工序的俯视图(其二)。

[0047] 图19E、图19F是示出了本发明的第一实施方式涉及的半导体器件的形成工序的俯视图(其三)。

[0048] 图19G、图19H是示出了本发明的第一实施方式涉及的半导体器件的形成工序的俯视图(其四)。

[0049] 图19I、图19J是示出了本发明的第一实施方式涉及的半导体器件的形成工序的俯视图(其五)。

[0050] 图20是示出了本发明的第二实施方式涉及的半导体器件的剖面图。

[0051] 图21是本发明的第二实施方式涉及的半导体器件的存储单元阵列的电路图。

[0052] 图22的(a)、(b)部分是示出了图20所示的半导体器件的动作的剖面图。

[0053] 图23的(a)至(c)部分是示出了本发明的第二实施方式涉及的半导体器件的形成工序中的栅极绝缘膜的形成工序的剖面图(其一)。

[0054] 图24的(a)至(c)部分是示出了本发明的第二实施方式涉及的半导体器件的形成工序中的栅极绝缘膜的形成工序的剖面图(其二)。

[0055] 图25的(a)至(c)部分是示出了本发明的第二实施方式涉及的半导体器件的形成工序中的栅极绝缘膜的形成工序的剖面图(其三)。

[0056] 图26是示出了本发明的第三实施方式涉及的半导体器件的剖面图。

[0057] 图27是示出了本发明的第三实施方式涉及的半导体器件的形成工序中的n型杂质的离子(ion)注入工序的剖面图。

[0058] 图28是示出了本发明的第四实施方式涉及的半导体器件的剖面图。

[0059] 图29的(a)、(b)部分是示出了本发明的第四实施方式涉及的半导体器件的形成工序中的离子注入工序的剖面图。

[0060] 图30是示出了本发明的第五实施方式涉及的半导体器件的剖面图。

[0061] 图31的(a)至(c)部分是示出了本发明的第五实施方式涉及的半导体器件的形成工序中的栅极绝缘膜的形成工序的剖面图。

[0062] 图32是示出了本发明的第六实施方式涉及的半导体器件的剖面图。

[0063] 图33的(a)至(c)部分是示出了图2所示的半导体器件的动作的剖面图。

[0064] 图34的(a)至(c)部分是示出了本发明的第六实施方式涉及的半导体器件的形成工序的剖面图(其一)。

[0065] 图35的(a)至(c)部分是示出了本发明的第六实施方式涉及的半导体器件的形成工序的剖面图(其二)。

[0066] 图36的(a)至(c)部分是示出了本发明的第六实施方式涉及的半导体器件的形成工序的剖面图(其三)。

[0067] 图37的(a)至(c)部分是示出了本发明的第六实施方式涉及的半导体器件的形成工序的剖面图(其四)。

[0068] 图38的(a)至(c)部分是示出了本发明的第六实施方式涉及的半导体器件的形成工序的剖面图(其五)。

[0069] 图39是示出了构成本发明的第七实施方式涉及的半导体器件的存储电路的剖面图。

[0070] 图40的(a)、(b)部分是示出了图39所示的半导体器件的动作的剖面图。

[0071] 图41是示出了构成本发明的第八实施方式涉及的半导体器件的存储电路的剖面图。

[0072] 图42是示出了构成本发明的第九实施方式涉及的半导体器件的存储电路的剖面图。

[0073] 图43是示出了本发明的第十实施方式涉及的半导体器件的剖面图。

[0074] 图44A、图44B及图44C是示出了本发明的第十实施方式涉及的半导体器件的形成工序的俯视图(其一)。

[0075] 图44D、图44E及图44F是示出了本发明的第十实施方式涉及的半导体器件的形成工序的俯视图(其二)。

[0076] 图44G、图44H及图44I是示出了本发明的第十实施方式涉及的半导体器件的形成工序的俯视图(其三)。

[0077] 图44J、图44K及图44L是示出了本发明的第十实施方式涉及的半导体器件的形成工序的俯视图(其四)。

[0078] 图44M、图44N及图44O是示出了本发明的第十实施方式涉及的半导体器件的形成工序的俯视图(其五)。

[0079] 图44P及图44Q是示出了本发明的第十实施方式涉及的半导体器件的形成工序的俯视图(其六)。

具体实施方式

[0080] 以下，基于附图详细地说明本发明的实施方式。

[0081] (第一实施方式)

[0082] 图1是作为本发明的第一实施方式涉及的半导体器件的闪存器的电路框图。

[0083] 在图1中，闪存器1具有存储单元阵列2，并且作为周边电路，还具有位线译码器(decoder)3、读出放大器(sense amplifier)6、字线译码器4a、4b及源译码器5等。另外，位线译码器3也称作列译码器，第一字线译码器4a、第二字线译码器4b也称作行译码器(row decoder)。

[0084] 存储单元阵列2具有配置成矩阵(matrix)状的多个存储单元MC。存储单元MC例如在同一行方向(图中X方向)上配置有n个，在同一列方向(图中Y方向)上配置有m个。

[0085] 在字线译码器4a、4b上连接有多根字线WL1、WL2，在源线译码器5上连接有多根源线SL，并且在位线译码器3上连接有多根位线BL。

[0086] 源线SL和位线BL实际上平行地交替配置，另外，字线WL1、WL2在与源线SL和位线BL相交叉的方向上延伸，例如在垂直的方向上延伸。

[0087] 在对存储单元阵列2进行写入、读出及擦除时，字线WL1、WL2的信号由字线译码器4a、4b控制，位线BL的信号由位线译码器3控制，源线SL的信号由源译码器5控制。这些信号的具体例在后叙述。

[0088] 另外，表示字线的两个符号WL1、WL2只是为了易于说明才利用的，而在以下的实施方式中，除了特别限定的情况之外，并不是为了对字线进行分组的。

[0089] 存储单元MC具有彼此串联连接的存储晶体管MT和选择晶体管ST。选择晶体管ST的漏极经由相互连接配线而与位线BL电连接，存储晶体管MT的源极经由相互连接配线而与源线SL电连接。

[0090] 存储晶体管MT和选择晶体管ST例如具有图2所示的结构。

[0091] 存储晶体管MT具有：在作为半导体衬底的硅(silicon)衬底11的N阱(well)12上形成的成为电荷保持层的氧化硅/氮化硅/氧化硅(ONO)膜13、在ONO膜13上形成的存储用栅电极14、在存储用栅电极14的两侧的N阱12内形成的p型源极区域15及p型源极/漏极区域16。p型源极区域15由低浓度杂质的p型延伸(extension)区域15a和p型高浓度杂质扩散区域15b构成。另外，存储用栅电极14也称作控制栅电极(control gate electrode)。

[0092] ONO膜13例如具有顺次形成有下侧硅氧化膜13a、硅氮化膜13b及上侧硅氧化膜13c的结构。此时，将下侧硅氧化膜13a设为例如2.4nm，将硅氮化膜13b设为例如4nm，将上侧硅氧化膜13c设为例如4nm。

[0093] 选择晶体管ST具有：隔着栅极绝缘膜17而形成在N阱12上的选择用栅电极18、在选择用栅电极18的两侧的N阱12内形成的p型源极/漏极区域16和漏极区域19。p型漏极区域19由低杂质浓度的p型延伸区域19a和p型高浓度杂质扩散区域19b构成。

[0094] 选择晶体管ST和存储晶体管MT共有p型源极/漏极区域16。

[0095] 在存储用栅电极14及选择用栅电极18的侧壁上形成有侧壁(side wall)20，在存储用栅电极14及选择用栅电极18的上层部分别形成有硅化物层21a、21b。并且，在p型源极区域15及p型漏极区域19的各自的表面上也分别形成有硅化物层21c、21d。例如形成厚度为8nm的钴硅化物层作为硅化物层21a至21d。

[0096] 存储用栅电极14和选择用栅电极18实际上平行。另外，存储用栅电极14构成相邻的两根字线WL1、WL2中的一根的一部分，而且，选择用栅电极18构成字线WL1、WL2中的另一根的一部分。

[0097] 在存储晶体管MT和选择晶体管ST上形成有层间绝缘膜22。在层间绝缘膜22中，在p型源极区域15、p型漏极区域19上方的硅化物层21c、21d上，分别形成第一接触孔(contact hole)22a、第二接触孔22b，在其中分别埋入有第一导电性插件(plug)23、第二导电性插件24。

[0098] p型源极区域15上的第一导电性插件23与源线SL相连接，而且，p型漏极区域17上的第二导电性插件24与位线BL相连接。因此，存储晶体管MT的写入状态的差异不会对位线BL的寄生电容带来影响。

[0099] 在图1中，在列方向上彼此相邻的多个上述存储单元MC通过共有p型源极区域15和p型漏极区域19中的一个区域来串联连接。因此，在列方向上串联连接的多个存储单元MC中，各存储单元MC中的存储晶体管MT及选择晶体管ST的配置顺序交替着彼此相反。由此，使存储单元阵列2中的源线SL及位线BL与多个存储单元MC之间的连接处变少。

[0100] 在沿着字线WL1、WL2而彼此相邻的两个存储单元MC中，一个存储单元MC的存储用栅电极14经由字线WL1(或者WL2)而与另一个存储单元MC的选择用栅电极18相连接，另外，一个存储单元MC的选择用栅电极18经由另一根字线WL2(或者WL1)而与另一个存储单元MC的存储用栅电极14相连接。

[0101] 另外，在沿着字线WL1、WL2中的某一个方向相邻的两个存储单元MC中，这些存储单元MC的p型源极区域15彼此连接在同一源线SL上，或者，p型漏极区域19彼此连接在同一位线BL上。

[0102] 此时，两个p型源极区域15配置在相对于字线WL1、WL2的长度方向倾斜的方向上，例如可以经由源极分岔线SLd来彼此电连接。另外，两个p型漏极区域19配置在相对于字线WL1、WL2的长度方向倾斜的方向上，例如可以经由位线分岔线BLd来电连接。

[0103] 源极分岔线SLd与源线SL电连接，另外，位线分岔线BLd与位线BL电连接。

[0104] 通过以上的结构，在选择了一根源线SL和一根字线WL1或WL2时，只有连接在这些源线和字线的一个存储晶体管MT，能够同时接受该源线SL和该字线WL1或者WL2这两者的电压。

[0105] 因此，接着，在表1中举出了在对存储单元MC进行写入、读出以及擦除时分别对字线WL1、WL2、位线BL及源线SL施加的电压的值的一个例子。

[0106] 在表1中，示出了在选择晶体管ST上连接第一字线WL1，在存储晶体管MT上连接第二字线WL2的情况。另外，表1中用括弧表示的值表示非选择线的电压。

[0107] [表1]

[0108]

[0109] 首先，对存储单元MC的写入动作如图3的(a)部分所示，经由第一字线WL1对存储晶体管MT的存储用栅电极14施加5V的电压，并且对源线SL施加-5V的电压。此时，使位线BL及N阱12的各电压为0V。

[0110] 这里，为了使选择晶体管ST截止(OFF)，通过第二字线WL2将选择用栅电极18的电压设定为0V。

[0111] 由此，存储用栅电极14与N阱12之间的电压使p型源极区域15和N阱12的带带隧穿所产生的电子注入到ONO膜13的硅氮化膜13b中。其结果，存储晶体管MT的阈值变为正值。此时，选择用栅电极18和位线BL的电压为0V，在选择晶体管ST的沟道区域无电流流动。另外，与未被选择的存储单元MC相连接的源线SL的电压为0V，没有带带隧穿所产生的电子。

[0112] 对存储单元MC的读出如图3的(b)部分所示，通过第一字线WL1对选择晶体管ST的选择用栅电极18施加-1.8V的电压，并且对位线BL也施加-1.8V的电压。此时，使存储用栅电极14、位线BL及N阱12的各电压为0V。

[0113] 由此，在选择用栅电极18的下方的N阱12的表层形成沟道，在p型漏极区域19和p型源极区域15产生电位差。而且，在存储晶体管MT中，因ONO膜13中所保持的电子，在存储用栅电极14的下方也形成沟道。由此，如图3的(b)部分的虚线箭头所示，电流从p型源极区域15向p型漏极区域19流动。

[0114] 另一方面，若处于ONO膜13未保持电子的状态，即擦除状态，则在电位为0V的存储用栅电极14的下方不形成沟道。由此，从p型源极区域15向p型漏极区域19并不流动电流。

[0115] 读出放大器4通过位线BL检测出以上那样的电流流动的有无，并读出数据“1”或者“0”。

[0116] 在擦除存储单元MC的数据时，如图3的(c)部分所示，通过第一字线WL1、第二字线WL2对选择用栅电极18和存储用栅电极14施加相同的-5V的电压，并且对源线SL及位线BL施加5V的电压。另外，使N阱12的电压为5V。

[0117] 由此，由于N阱12与存储用栅电极14之间的电位差而产生隧道现象，蓄积在存储晶体管MT的ONO膜13的硅氮化膜13b中的电子迁移到衬底一侧，存储单元MC变为擦除状态。由此，存储晶体管MT的阈值变为负值。这里，因为对第一字线WL1、第二字线WL2施加-5V的电压，所以与第一字线WL1及第二字线WL2相连接的全部的存储单元MC变为擦除状态。对个别的存储单元MC的擦除在后叙述。

[0118] 接着，对上述的存储单元阵列的制造方法进行说明。

[0119] 图4至图16的各(a)部分、图17是示出了本发明的第一实施方式涉及的半导体器件的制造工序的剖面图，是存储单元阵列区域的字线的延伸方向上的局部剖面图。图4至图16的各(b)部分和图17是该半导体器件的制造工序中的位线或者源线的延伸方向上的局部剖面图。图4至图16的各(c)部分和图18是该半导体器件的制造工序中的周边电路部的局部剖面图。图19A至图19J是示出了本发明的第一实施方式涉及的半导体器件的存储单元阵列的制造工序的俯视图。

[0120] 接着，对形成图4的(a)至(c)部分所示的结构为止的工序进行说明。

[0121] 首先，利用热氧化法或者化学气相沉积(CVD：Chemical VaporDeposition)法在硅衬底11上形成例如厚度为10nm的硅氧化膜31。并且，用CVD法在硅氧化膜31上形成例如厚度为150nm～200nm的硅氮化膜32。

[0122] 接下来，在硅氮化膜32上涂敷光致抗蚀剂(photo resist)，并使其曝光、显影，以此形成在元件分离区域具有开口的抗蚀图案(resist pattern，未图示)。然后，以该抗蚀图案为掩模，用反应离子蚀刻(RIE：Reactive Ion Etching)法，对硅氮化膜32、硅氧化膜31和部分硅衬底11进行蚀刻，由此形成元件分离用沟33。使硅衬底11内的元件分离用沟
33的深度为例如300nm左右。

[0123] 硅衬底内，元件分离用沟33所包围的区域包含有源区域。

[0124] 例如，在图4的(a)、(b)部分所示的存储单元阵列区域中，与条纹(stripe)状的元件分离用沟33相邻地分别配置条纹状的有源区域34，这些有源区域34包括存储晶体管形成区域34a和选择晶体管形成区域34b。

[0125] 另外，在图4的(c)部分所示的周边电路区域中，元件分离用沟33所包围的多个有源区域，从左开始依次成为：5V用NMOSFET区域35a、5V用PMOSFET区域35b、5V用低阈值NMOSFET区域35c、1.8V用NMOSFET区域35d及1.8V用PMOSFET区域35e。

[0126] 在除去该抗蚀图案之后，用热氧化法在元件分离用沟33内表面上形成厚度为3nm的硅氧化膜。

[0127] 接着，如图5的(a)至(c)部分所示，用高密度等离子体CVD法，在硅氮化膜32上和元件分离用沟33中生长硅氧化膜36a。硅氧化膜36a生长为完全地埋入元件分离用沟33内的厚度，例如在硅氮化膜32上生长为500nm的厚度。

[0128] 接着，如图6的(a)至(c)部分所示，用化学机械研磨(CMP：ChemicalMechanical Polishing)法，除去硅氮化膜32上的硅氧化膜36a，并且使残留的硅氧化膜36a的上表面平坦化。此时，硅氮化膜32作为研磨阻止膜(stopper)而起作用。

[0129] 由此，将残留在元件分离用沟33中的硅氧化膜36a作为浅沟道隔离膜(STI：shallow trench isolation)36。

[0130] 如图20A所示，在存储单元阵列区域中，在夹着条纹状的多个有源区域34的位置所形成的STI36，实际上与位线BL及源线SL平行。此种多个STI36，在垂直于字线WL1、WL2的方向上，隔开间隔地配置有多个。

[0131] 之后，对构成STI36的硅氧化膜36a进行退火从而使其变得细致。在该退火处理之后，用磷酸蒸汽(boil)除去硅氮化膜32。进而，用氟化氢(hydrogenfluoride)除去最初在硅衬底11的表面上形成的硅氧化膜31。

[0132] 接着，如图7的(a)至(c)部分所示，通过对硅衬底11的表面进行热氧化，在其表面上形成例如厚度为10nm的牺牲氧化膜(sacrificial oxide film)37。

[0133] 接下来，在硅衬底11的存储单元阵列区域离子注入砷(As)、磷(P)等的n型杂质从而形成N阱12。另外，在硅衬底11的周边电路区域中的5V用PMOSFET区域35b及1.8V用PMOSFET区域36e也离子注入n型杂质从而形成N阱42a、42b。另外，周边电路区域包括逻辑(logic)区域。

[0134] 进而，在硅衬底11的周边电路区域中的5V用NMOSFET区域35a、1.8V用NMOSFEF区域35d，离子注入硼(B)等的p型杂质从而形成P阱41a、41b。

[0135] 这些n型杂质和p型杂质的离子注入，通过用光致抗蚀剂覆盖不进行离子注入的区域来进行选择。因此，在离子注入的工序中，多次重复进行光致抗蚀剂的图案的形成、离子的注入及光致抗蚀剂的除去处理。

[0136] 接着，在利用氟酸除去牺牲氧化膜37之后，如图8的(a)至(c)部分所示，在硅衬底11上形成ONO膜13。

[0137] ONO膜13具有图2所示的层结构，在用热氧化法在硅衬底11的表面上形成厚度为2.4nm的下侧硅氧化膜13a之后，用CVD法在下侧硅氧化膜13a上形成规定厚度的硅氮化膜13b。进而，通过对硅氮化膜13b的上层部进行热氧化处理来形成上侧硅氧化膜13c。由此，使上侧硅氧化膜13c的厚度例如为4nm，剩余的硅氮化膜13b的厚度为4nm。

[0138] 接着，对形成图9的(a)至(c)部分所示的结构为止的工序进行说明。

[0139] 首先，在用抗蚀图案(未图示)覆盖存储单元阵列区域内的存储晶体管形成区域34b和周边电路区域内的1.8V用NMOSFET区域35d、1.8V用PMOSFET区域35e的状态下，蚀刻ONO膜13。例如，利用反应离子蚀刻(RIE)法和使用氟酸的湿式蚀刻法对ONO膜13进行蚀刻。

[0140] 由此，使硅衬底11的表面中的存储单元区域的选择用晶体管形成区域34a、周边电路区域内的5V用NMOSFET区域35a、5V用PMOSFET区域35b及5V用低阈值NMOSFET35c区域露出。

[0141] 之后，在未被ONO膜13覆盖的区域的硅衬底11的表面上，用热氧化法生长例如厚度为9nm的硅氧化膜来作为第一栅极绝缘膜38。

[0142] 由此形成图9的(a)至(c)部分所示的结构。

[0143] 进而，在用抗蚀图案(未图示)覆盖周边电路区域内的除了1.8V用NMOSFET区域35d、1.8V用PMOSFET区域35e之外的区域的状态下，对这些区域的ONO膜13进行蚀刻。在该蚀刻之后，除去抗蚀图案。

[0144] 接着，如图10的(a)至(c)部分所示，用热氧化法，使第一栅极绝缘膜38的厚度增加到12nm，并且在1.8V用NMOSFET区域35d、1.8V用PMOSFET区域35e的表面上生长厚度为3nm的硅氧化膜，该硅氧化膜成为第二栅极绝缘膜39。

[0145] 另外，选择晶体管形成区域34a的第一栅电极38成为如图2所示的栅极绝缘膜17。

[0146] 由此，在选择晶体管形成区域35a形成厚度为12nm的第一栅极绝缘膜38，另外，在5V用NMOSFET区域35a、5V用PMOSFET区域35b及5V用低阈值NMOSFET区域35c也形成厚度为12nm的第一栅极绝缘膜38。

[0147] 如图19B所示，通过以上的工序，在存储单元阵列区域，成为如下图案形状：ONO膜13在STI36上分离，而且，使选择用晶体管形成区域34b露出，并且覆盖存储晶体管形成区域。

[0148] 接着，对形成图11的(a)、(b)部分所示的结构为止的工序进行说明。

[0149] 首先，利用CVD法在ONO膜13、第一栅极绝缘膜38、第二栅极绝缘膜39上形成厚度为180nm的多晶硅(polysilicon)膜。另外，多晶硅膜有时也在形成非晶硅(amorphous silicon)膜之后，通过对该非晶硅膜进行热处理的工序来形成。

[0150] 进而，在多晶硅膜上形成用于覆盖字线形成区域、栅电极形成区域及其他的配线形成区域的抗蚀图案(未图示)之后，用RIE法对多晶硅膜进行蚀刻。在该RIE法中，利用氯系气体作为蚀刻气体。

[0151] 由此，如图11的(a)部分、(b)部分、图19C所示，在存储单元阵列区域中，多晶硅膜呈在行方向上延伸的多根条纹形状，将这些作为字线WL1、WL2。

[0152] 如图19C所示，在存储单元阵列区域中，在存储晶体管形成区域，字线WL1、WL2成为与ONO膜13重叠的状态。另外，字线WL1、WL2的一部分成为图2所示的选择用栅电极14和存储用栅电极18。另外，例如使各存储单元的选择用栅电极14与存储用栅电极18之间的间隔为0.18μm左右。

[0153] 另一方面，如图11的(c)部分所示，在周边电路区域，在5V用NMOSFET区域35a、5V用PMOSFET区域35b、5V用低阈值NMOSFET区域35c、1.8V用NMOSFET区域35d及1.8V用PMOSFET区域35e上，分别形成由条纹状的多晶硅膜构成的栅电极51g、52g、53g、54g、55g及其他配线。

[0154] 接下来，在周边电路区域，以栅电极51g、53g及54g为掩模，对周边电路区域的P阱41a、41b和5V用低阈值NMOSFET区域35d离子注入n型杂质，以此形成n型延伸区域51a、51b、53a、53b、54a及54b。进而，以栅电极52g、55g为掩模，对N阱42a、42b离子注入p型杂质，来形成源极/漏极区域的p型延伸区域52a、52b、55a及55b。

[0155] 另外，在离子注入p型杂质或者n型杂质时，用光致抗蚀剂覆盖不进行离子注入的区域。

[0156] 接着，如图12的(a)至(c)部分所示，用光致抗蚀剂50覆盖周边电路区域，并且使存储单元阵列区域露出。

[0157] 然后，以字线WL1、WL2为掩模，利用反应离子蚀刻(RIE)法分别除去从字线WL1、WL2露出的区域的ONO膜13中的上侧硅氧化膜13c和硅氮化膜13b。此时，ONO膜13的下层硅氧化膜13被留下。与此同时地，从字线WL1、WL2露出的区域的栅极绝缘膜17也变薄。

[0158] 另外，如图19D所示，在存储单元阵列区域中，ONO膜13原封不动地存在于字线WL1、WL2即存储用栅电极14的下方。

[0159] 之后，将字线WL1、WL2用作为掩模，对存储单元阵列区域离子注入p型杂质。作为此时的离子注入条件，使用氟化硼离子，使离子注入能量为30Kev，使离子注入剂量为14 2
3×10 /cm。

[0160] 由此，在字线WL1、WL2的两侧，形成如图2所示的p型延伸区域15a、19a和p型源极/漏极区域16。另外，p型源极/漏极区域16在各个存储单元区域中，分别形成在被存储用栅电极14和选择用栅电极18夹着的区域。之后，除去光致抗蚀剂50。

[0161] 接着，对形成如图13的(a)至(c)部分所示的结构为止的工序进行说明。

[0162] 利用CVD法，在字线WL1、WL2、栅电极51g、52g、53g、54g、55g及硅衬底11上形成厚度约为100nm的硅氧化膜。之后，通过对硅氧化膜进行回刻(etch back)，使硅衬底11的一部分露出，并且作为侧壁20残留在字线WL1、WL2、栅电极51g、52g、53g、54g、55g的侧壁上。

[0163] 另外，成为在各存储单元的选择用栅电极18与存储用栅电极14之间埋入侧壁20的状态。

[0164] 接下来，将存储单元阵列区域的字线WL1、WL2及侧壁20用作为掩模，对N阱12注入氟化硼离子来作为p型杂质。同时，以周边电路区域的栅电极52g、55g及侧壁20作为掩模，对N阱42a、42b也注入氟化硼离子作为p型杂质。

[0165] 此时，在选择晶体管ST与存储晶体管MT之间，由侧壁20阻止离子注入，所以在p型源极/漏极区域16不会形成p型高浓度杂质扩散区域。

[0166] 由此，在存储单元阵列区域中在与字线WL1、WL2相交叉的方向上延伸的有源区域34，形成相邻的选择晶体管ST彼此共用的p型漏极区域15的p型高浓度杂质扩散区域19b，进而，形成相邻的存储晶体管MT彼此共用的p型源极区域15的p型高浓度杂质扩散区域
15b。

[0167] 另外，在周边电路区域的N阱42a、42b中，在栅电极52g、55g的两侧形成源极/漏极区域的p型高浓度杂质扩散区域52c、52d、55c及55d。

[0168] 之后，在周边电路区域的P阱41a、41b中，以栅电极51g、53g、54g及侧壁20为掩模，离子注入砷作为n型杂质，由此形成成为源极/漏极区域的n型高浓度杂质扩散区域51c、51d、53c及53d。

[0169] 在离子注入如上述的n型杂质和p型杂质时，用光致抗蚀剂覆盖不进行离子注入的区域。

[0170] 另外，通过退火使如上述那样地离子注入的杂质有源化。

[0171] 接着，对形成图14的(a)至(c)部分所示的结构为止的工序进行说明。

[0172] 首先，用溅射法在整个表面上层叠例如钴膜。之后，通过进行温度400℃至900℃的热处理，使构成字线WL1、WL2、栅电极51g、52g、53g、54g、55g的多晶硅膜和钴膜发生硅化反应，由此在字线WL1、WL2、栅电极51g、52g、53g、54g、55g的上表面上形成硅化物层21a、21b、21e、21f、21g、21h及21i。

[0173] 与此同时，使硅衬底1和钴膜发生硅化反应，从而形成硅氧化物层21c、21d、21j、21k、21m、21n及21p。之后，利用氟酸等，除去未反应的钴膜。

[0174] 通过以上的工序，体加工工艺(bulk process)结束，在存储单元阵列区域中的条纹状的有源区域34，配置顺序交替着彼此相反地形成多个由选择晶体管ST和存储晶体管MT构成的存储单元MC。另一方面，在周边电路区域的P阱41a、41b等形成NMOSFETt1、t3、t4，在N阱42a、42b形成PMOSFETt2、t5。

[0175] 接着，如图15的(a)至(c)部分所示，用CVD法在硅化物层21a至21k、21m、21n、21p及ST136等上形成厚度为20nm的硅氮化膜56来作为蚀刻阻止(etch stop)膜。进而，用CVD法在硅氮化膜56上形成厚度为1600nm的BPSG(boron phosphorus silicate glass：
硼磷硅玻璃)膜来作为第一层间绝缘膜57，然后，通过热处理使BPSG膜平坦化。

[0176] 接着，如图16的(a)、(b)部分所示，用光刻(photolithography)法对第一层间绝缘膜57和硅室化膜56刻画图案(patterning)，以此在存储单元阵列区域的多个p型高浓度杂质扩散区域15b、19b上形成接触孔22a、22b。另外，第一层间绝缘膜57和硅氮化膜56相当于图2所示的层间绝缘膜22。

[0177] 接下来，在接触孔22a、22b内和第一层间绝缘膜57的上表面上，顺次形成膜厚为30nm的钛(Ti：Titan)膜、膜厚为20nm的氮化钛(TiN：TitanNitride)膜及膜厚为300nm的钨(W：tungsten)膜。之后，用CMP法从第一层间绝缘膜57上除去这些膜，并且使第一层间绝缘膜57的上表面平坦化。

[0178] 由此，将接触孔22a、22b内所残留的W膜、TiN膜及Ti膜作为导电性接触插件(contact plug)23、24。如图19E所示，形成于存储单元阵列区域的多个导电性接触插件23、24与有源区域34中的p型高浓度杂质扩散区域15b、19b相连接。

[0179] 接下来，例如，用溅射法，在第一层间绝缘膜57及导电性接触插件23、24上形成第一导电膜，该第一导电膜顺次由膜厚为60nm的Ti膜、膜厚为30nm的TiN膜、膜厚为360nm的铝(Al)膜、膜厚为5nm的Ti膜及膜厚为70nm的TiN膜构成。

[0180] 然后，用光刻法对第一导电膜刻画图案，以此形成与每个导电性接触插件23、24分别连接的多个导电性垫片(pad)59。即，如图19F所示，导电性垫片59形成于p型高浓度杂质扩散区域15b、19b及其周边区域的上方，并且在列方向和行方向上配置成矩阵形状。

[0181] 接着，对形成图17所示的结构为止的工序进行说明。

[0182] 首先，用高密度等离子体CVD法形成覆盖导电性垫片59的下侧硅氧化膜60a，该下侧硅氧化膜60a的厚度为720nm。接下来，利用将TEOS(Tetraethoxysilane：四乙氧基硅烷)用作反应气体的CVD法，在下侧硅氧化膜60a上形成厚度为1100nm的上侧硅氧化膜60b。这里，将连续形成的两个硅氧化膜60a、60b作为第二层间绝缘膜61。进而，用CMP法研磨第二层间绝缘膜61的表面从而使之平坦化。

[0183] 接着，用光刻法对第二层间绝缘膜61刻画图案，从而在导电性垫片59上形成第一通孔(via hole)61a、第二通孔61b。如图19G所示，在每个p型源极区域15各形成一个第一通孔61a，另外，在每个p型漏极区域19各形成一个第二通孔61b。

[0184] 第一通孔61a配置在导电性垫片59的一端附近，与p型源极区域15相连接。另外，第二通孔61b配置在导电性垫片59的另一端附近，与p型漏极区域19相连接。第一通孔61a和第二通孔61b在字线WL1、WL2的延伸方向上交替着配置。并且，沿着同一有源区域34配置多个第一通孔61a，另外，沿着同一有源区域34配置多个第二通孔61b。

[0185] 接着，在第一通孔61a内、第二通孔61b内及第二层间绝缘膜61上，顺次形成膜厚为10nm的Ti膜、膜厚为7nm的TiN膜及膜厚为300nm的W膜。

[0186] 接下来，通过CMP对W膜、TiN膜及Ti膜进行研磨，从而从第二层间绝缘膜61上除去W膜、TiN膜及Ti膜。由此，残留在第一通孔61a内、第二通孔61b内的W膜、TiN膜及Ti膜成为第一导通部62a、第二导通部62b。

[0187] 接着，例如利用溅射法，在第二层间绝缘膜61、第一导通部62a及第二导通部62b上形成第二导电膜，该第二导电膜顺次由膜厚为60nm的Ti膜、膜厚为30nm的TiN膜、膜厚为360nm的Al膜、膜厚为5nm的Ti膜及膜厚为70nm的TiN膜构成。

[0188] 然后，利用光刻法对第二导电膜刻画图案，以此如图19H所示地形成多个矩形状的源极分岔线63a和多个大致矩形状的位线分岔线63b。另外，源极分岔线63a是图1所示的源极分岔线SLd，位线分岔线63b是图1所示的位线分岔线BLd。

[0189] 源极分岔线63a和位线分岔线63b分别在垂直于字线WL1、WL2的方向上以Z字状(zigzag)交替配置。

[0190] 源极分岔线63a对在相对于字线WL1、WL2倾斜的方向上相邻的两个第一导通部62a进行连接，由此，经由第一导通部62a等与存储晶体管MT的p型源极区域15电连接。

[0191] 另外，位线分岔线63b对在相对于字线WL1、WL2反向倾斜的方向上相邻的两个第二导通部62b进行连接，由此，经由第二导通部62b与存储单元的选择用晶体管ST的p型漏极区域19电连接。

[0192] 接着，利用高密度等离子体CVD法形成覆盖源极分岔线63a和位线分岔线63b的下侧硅氧化膜64a，该下侧硅氧化膜64a的厚度为720nm。接下来，利用将TEOS用作反应气体的CVD法，在下侧硅氧化膜64a上形成厚度为1100nm的上侧硅氧化膜64b。这里，将连续形成的两个硅氧化膜64a、64b作为第三层间绝缘膜64，并用CMP法对其表面进行研磨，从而使第三层间绝缘膜64平坦化。

[0193] 接着，用光刻法对第三层间绝缘膜64刻画图案，从而如图19I所示地在源极分岔线63a和位线分岔线63b的各自的中心上分别形成第三通孔64a、第四通孔64b。

[0194] 接下来，在第三通孔64a内、第四通孔64b内和第三层间绝缘膜64上，顺次形成膜厚为10nm的Ti膜、膜厚为7nm的TiN膜及膜厚为300nm的W膜。

[0195] 接下来，用CMP对W膜、TiN膜及Ti膜进行研磨，从而从第三层间绝缘膜64的上表面除去W膜、TiN膜及Ti膜。由此，将残存在第三通孔64a内、第四通孔64b内的W膜、TiN膜及Ti膜作为第三导通部65a、第四导通部65b。

[0196] 接着，例如利用溅射法，在第三层间绝缘膜64、第三导通部65a及第四导通部65b上形成第三导电膜，该第三导电膜顺次由膜厚为60nm的Ti膜、膜厚为30nm的TiN膜、膜厚为360nm的Al膜、膜厚为5nm的Ti膜及膜厚为70nm的TiN膜构成。

[0197] 然后，用光刻法对第三导电膜刻画图案，以此如图4J所示地交替地形成在垂直于字线WL1、WL2的方向上延伸的多个源线SL和位线BL。

[0198] 各源线SL经由在垂直于字线WL1、WL2的方向上形成的多个第三导通部65a与多根源极分岔线63a电连接。另外，各位线BL经由在垂直于字线WL1、WL2的方向上形成的多个第四导通部65b与多根位线分岔线63b相连接。

[0199] 由此，形成在存储单元阵列区域的多个存储单元MC具有图1所示的电连接关系。

[0200] 之后，如图17所示，形成覆盖源线SL及位线BL的第四层间绝缘膜66和第五层间绝缘膜67。第四层间绝缘膜66、第五层间绝缘膜67的形成方法分别采用与第三层间绝缘膜64实质上相同的方法。之后，用高密度等离子体CVD法形成硅氧化膜68，最后，用等离子体CVD法形成厚度为1000nm的硅氮化膜作为盖膜69。

[0201] 然而，如上所述，在存储单元阵列区域形成三层金属配线图案(pattern)。三层金属配线图案是第一层间绝缘膜57上的导电性垫片59、第二层间绝缘膜61上的源极分岔线63a及位线分岔线63b、第三层间绝缘膜64上的源线SL和位线BL。但是，在周边电路区域中，形成多于三层的金属配线，例如形成五层的金属配线。

[0202] 因此，参照图18来简单地说明周边电路区域的配线形成工序。

[0203] 首先，在存储单元区域形成导电性接触插件23、24的工序中，在周边电路区域形成与NMOSFETt1、t3、t4及PMOSEFTt2、t5相连接的导电性接触插件58c～58h。

[0204] 另外，在存储单元区域形成导电性垫片59的同时，在周边电路区域的第一层间绝缘膜57上形成与导电性接触插件58c～58h相连接的第一金属配线59a。

[0205] 在存储单元区域形成第一导通部62a、62b的同时，在覆盖第一金属配线59a的第二层间绝缘间61内，形成与第一金属配线59a的一部分相连接的第五导通部62c、62d及62e。

[0206] 之后，在存储单元区域形成源极分岔线63a及位线分岔线63b的同时，在周边电路区域中，在第二层间绝缘膜61上形成与第五导通部62c、62d及62e相连接的第二金属配线63c。

[0207] 第二金属配线63c被第三层间绝缘膜64覆盖，并且与形成在第三层间绝缘膜64内的第六导通部65c、65d相连接。

[0208] 进而，在周边电路区域中，形成源线SL及位线BL的同时，在第三层间绝缘膜64上形成第三金属配线70。在之后形成的第四层间绝缘膜66内形成与第三金属配线70的一部分相连接的第七导通部71。之后，顺次形成第四金属配线层72、第五层间绝缘膜67、第八导通部73a、73b、第五金属配线74、硅氧化膜68及盖膜69。

[0209] 第六导通部65c、65d、第七导通部71及第八导通部73a、73b，用与存储单元区域的第三导通部65a、第四导通部65b实质上相同的方法形成。另外，第四金属配线72、第五金属配线74用与第三金属配线70的形成方法实质上相同或类似的方法形成。

[0210] 通过如上所述的工序，在存储单元MC和位线BL之间的层中，通过配置用于对斜着相邻的存储单元MC之间进行连接的位线分岔线63a、源极分岔线73b，构成图1所示的存储单元阵列。

[0211] 但是，因为位线分岔线63a、源极分岔线63b与周边电路区域的第二金属配线63c同时形成，所以工序不会比以前增多。

[0212] (第二实施方式)

[0213] 图20是示出了作为本发明的第二实施方式涉及的半导体器件的闪存器的存储单元阵列的剖面图。在图20中，与图2相同的附图标记表示相同的要素。

[0214] 图20所示的存储单元MC具有存储晶体管MT和选择晶体管ST。

[0215] 与第一实施方式同样地，存储晶体管MT具有存储用栅电极14、p型源极区域15、p型源极/漏极区域16及ONO膜13等。另外，与第一实施方式同样地，选择晶体管ST具有选择用栅电极18、p型源极/漏极区域16及p型源极区域19等。

[0216] 在选择晶体管ST中，选择用栅电极18与N阱12之间形成的栅极绝缘膜17a的膜厚比第一实施方式的栅极绝缘膜17薄，例如膜厚为7nm，由此，栅极绝缘膜17a的耐压变为ONO膜13的存储擦除电压以下。

[0217] 但是，如果使构成选择晶体管ST的栅极绝缘膜17a变薄，并且对选择用栅电极18施加阈值以上的电压，则在p型源极/漏极区域16与p型漏极区域19之间的N阱12的表层上形成沟道变得容易。由此，与第一实施方式的选择晶体管ST相比，流动大的沟道电流，并且读出出错的几率变小。

[0218] 此种存储单元的擦除用如下方法进行。

[0219] 图21是示出了存储器擦除时的存储单元阵列的位线BL、源线SL、第一字线WL1及第二字线WL2的各自的施加电压的一个例子。

[0220] 在一个存储单元MC中，对与存储单元MC的存储用栅电极14和选择用栅电极18连接的两个字线WL1、WL2中的任一根字线施加+3V的电压，并且对另一根施加-5V的电压，另外，对源线SL和N阱12分别施加5V的电压，并且将位线BL的电压设定为0V。

[0221] 存储单元的数据擦除通过如下的两个步骤进行。

[0222] 在擦除的第一步骤中，如图22的(a)部分所示，对第一存储单元MC1的存储用栅电极14施加-5V的电压，对选择用栅电极18施加+3V的电压。

[0223] 由此，ONO膜13的硅氮化膜13b中的电子因隧道效应而移动到N阱12从而擦除数据。另外，在选择用栅电极18的下方未形成沟道。

[0224] 此时，如图22的(b)部分所示，在字线延伸方向上与第一存储单元MC1相邻的第二存储单元MC2中，对选择用栅电极18施加-5V的电压，所以在选择晶体管ST的选择用栅电极18的下方形成沟道。但是，因为位线BL为0V，所以该沟道为0V。另外，因为对存储用栅电极14施加+3V的电压，所以在其下方不形成沟道，而且N阱12的电位差小，电子不会注入存储晶体管MT。

[0225] 在擦除的第二步骤中，使对相邻的字线WL1、WL2分别施加的电压与第一步骤相反。由此，对第二存储单元MC2的存储用栅电极14施加+3V的电压，对选择用栅电极18施加-5V的电压。

[0226] 由此，在第二存储单元MC中，存储晶体管MT的ONO膜13内的电子因隧道效应而移动至N阱12从而擦除数据。此时，虽然在第一存储单元MC1的选择晶体管形成沟道，但因为位线为0V，所以该沟道为0V。

[0227] 如上所述，在擦除时使位线BL为0V，因此至多-5V的电压被施加到成为擦除对象的存储单元MC内的选择晶体管ST的栅极绝缘膜17a，所以膜厚可以比第一实施方式的膜厚薄。

[0228] 另外，对与成为擦除对象的存储单元MC的选择晶体管ST相连接的字线WL2施加3V电压的理由是：为了防止该选择晶体管SL达到导通(ON)状态，并且为了在该存储单元MC中不从源线SL向位线BL流动电流。

[0229] 另外，图20所示的存储单元作为图1所示的存储单元阵列的存储单元MC来适用。

[0230] 接着，对将选择晶体管ST的栅极绝缘膜17a形成为比周边电路区域的5V用NMOSFETt1的栅极绝缘膜薄的工序进行说明。

[0231] 首先，按照第一实施方式已说明的工序，在硅衬底11上形成STI36，并且形成N阱12、42a、42b和P阱41a、41b，之后如图8所示地形成ONO膜13。

[0232] 接下来，通过以下工序来形成选择晶体管ST的栅极绝缘膜17a。

[0233] 首先，例如使用反应离子蚀刻(RIE)法和利用氟酸的湿式蚀刻法，来除去周边电路区域内的5V用NMOSFET区域35a、5V用PMOSFET区域35b及5V用低阈值NMOSFET区域35c的ONO膜13。此时，用光致抗蚀剂覆盖其他区域的ONO膜13。

[0234] 接着，如图23的(a)至(c)部分所示，在已除去光致抗蚀剂的状态下，对周边电路区域内的5V用NMOSFET区域35a、5V用PMOSFET区域35b及5V用低阈值NMOSFET区域35c的硅衬底11的表面进行热氧化，以此形成膜厚为5nm的硅氧化膜来作为栅极绝缘膜38。

[0235] 接下来，通过与第一实施方式相同的工序，除去选择晶体管形成区域34b的ONO膜13。

[0236] 之后，如图24的(a)至(c)部分所示，对选择晶体管区域34b的硅衬底11的表面进行热氧化从而形成厚度为4nm的硅氧化膜作为栅极绝缘膜17a。此时，在周边电路区域已经形成的栅极氧化膜38的厚度变为9nm。

[0237] 接着，通过与第一实施方式相同的工序，蚀刻并除去周边电路区域中的1.8V用NMOSFET35d区域及1.8V用PMOSFET区域35e的ONO膜13。

[0238] 之后，如图25的(a)至(c)部分所示，对1.8V用NMOSFET区域35d及1.8V用PMOSFET区域35e的硅衬底11的表面进行热氧化，从而形成厚度为3nm的硅酸膜作为栅极绝缘膜39。此时，5V用NMOSFET区域35a、5V用PMOSFET区域35b及5V用低阈值NMOSFET区域35c的栅极绝缘膜38增加到12nm，另外，选择晶体管形成区域34b的栅极绝缘膜17a增加到7nm。

[0239] 之后，按照与第一实施方式相同的工序形成存储器件。

[0240] 以上的工序所形成的选择晶体管ST的栅极绝缘膜17a的耐压达到比存储擦除时的字线WL1、WL2与源线SL之间的电位差以下，但在写入时及读出时如表1那样不会施加耐压以上的电压，在擦除时如上所述那样地不会施加耐压以上的电压，所以不会出现不适的状况。

[0241] (第三实施方式)

[0242] 图26是示出了作为本发明的第三实施方式涉及的半导体器件的闪存器的存储阵列的剖面图。在图26中，与图2相同的附图标记表示相同的要素。

[0243] 图26所示的存储单元MC具有存储晶体管MT和选择晶体管ST。

[0244] 与第二实施方式同样地，存储晶体管MT具有存储用栅电极14、p型源极区域、p型源极/漏极区域16及ONO膜13等。另外，与第二实施方式同样地，选择晶体管ST具有选择用栅电极18、p型漏极区域、p型源极/漏极区域16及栅极绝缘膜17a等。另外，选择晶体管ST的栅极绝缘膜17a的厚度可以与第一实施方式相同。

[0245] 而且，在p型源极区域15、p型漏极区域19的周围，形成有杂质浓度比N阱12高的n型杂质扩散区域15c、19c。

[0246] 由此，p型源极区域15与N阱12的交界处的pn结的杂质浓度分布的变化变得急剧，使得扩散电位变大，所以因雪崩击穿或者带带隧穿而产生的电子容易注入到ONO膜13中。

[0247] 但是，在p型源极/漏极区域16的周围不形成n型杂质扩散区域，这是为了防止在第二实施方式所示的擦除时，由于p型源极/漏极区域16与N阱12之间的电位差而在p型源极/漏极区域16发生雪崩击穿或者带带隧穿。

[0248] 另外，存储单元作为图1所示的电路的存储单元而适用。

[0249] 接着，对存储单元MC的n型杂质区域15c、19c的形成工序进行说明。

[0250] 首先，按照第一实施方式已说明的工序，在硅衬底11上形成STI36、N阱12、42a、42b及P阱41a、41b，并且在形成ONO膜13、字线WL1、WL2之后，如图12的(a)、(b)部分所示，在存储用栅电极14及选择用栅电极18的侧方形成p型延伸区域15a、19a。另外，存储用栅电极14、选择用栅电极18构成字线WL1、WL2的一部分。

[0251] 之后，如图27所示，形成抗蚀图案R，使存储单元阵列区域的p型延伸区域15a、19a露出，另一方面覆盖p型源极/漏极区域16及其他的区域。抗蚀图案R是在将光致抗蚀剂涂敷在硅衬底11的整个表面来覆盖字线WL1、WL2等之后，使其曝光、显影而形成的。

[0252] 接下来，在加速能量为20keV、离子注入剂量为1×1013/cm2的条件下，对未被抗蚀图案R覆盖的p型延伸区域15a、19a离子注入作为n型掺杂剂的砷，从而形成n型杂质扩散区域15c、19c。

[0253] 在除去抗蚀图案R之后，与第一实施方式同样地，形成侧壁20，进而形成硅衬底11的p型源极区域15和p型漏极区域19的p型高浓度杂质扩散区域15b、19b。另外，在注入杂质离子之后，通过热处理使杂质有源化。

[0254] 在之后的工序，按照第一实施方式，形成存储器件。由此，图26所示的存储单元完成。

[0255] (第四实施方式)

[0256] 图28是示出了作为本发明的第四实施方式涉及的半导体器件的闪存器的存储阵列的剖面图。在图28中，与图2相同的附图标记表示相同的要素。

[0257] 图28所示的存储单元MC具有存储晶体管MT和选择晶体管ST。

[0258] 与第二实施方式同样地，存储晶体管MT具有存储用栅电极14、p型源极区域15、p型源极/漏极区域16a及ONO膜13等。另外，与第二实施方式同样地，选择晶体管ST具有选择用栅电极18、p型漏极区域19、p型源极/漏极区域16a及栅极绝缘膜17a等。

[0259] 但是，位于存储用栅电极14与选择用栅电极18之间的区域的p型源极/漏极区域16a的杂质浓度，比第二实施方式的p型源极/漏极区域16低，成为LDD(Lightly Doped Drain：轻掺杂漏极)区域。

[0260] 通过此种结构，存在于存储用栅电极14与选择用栅电极18之间的区域的pn结的扩散电位变小，雪崩击穿或者带带隧穿更难以发生。

[0261] 例如，在如第二实施方式已说明的两个步骤的数据擦除时，在未作为擦除对象的存储单元MC中，即使对N阱12施加5V的电压并对p型漏极区域19施加0V的电压从而在p型源极/漏极区域16产生约5V的电位差，在第二p型源极/漏极区域16也难以发生雪崩击穿或者带带隧穿，能够防止对存储单元MC的误写入。

[0262] 接着，对杂质浓度比p型延伸区域15a、19a低的p型源极/漏极区域16的形成工序进行说明。

[0263] 首先，按照第一实施方式已说明的工序，在硅衬底11上形成STI36、N阱12、42a、42b及P阱41a、41b，并且形成ONO膜13、字线WL1、WL2。

[0264] 之后，如图29的(a)部分所示，将光致抗蚀剂涂敷在硅衬底11的整个表面并且接着进行曝光、显影，以此形成抗蚀图案R1，该抗蚀图案R1覆盖周边电路区域，并且在存储单元阵列区域中覆盖成为选择用栅电极18和存储用栅电极14的两个字线WL1、WL2之间。

[0265] 接下来，在加速能量为30keV、离子注入剂量为3×1014/cm2的条件下，对存储用栅电极14彼此之间的区域和选择用栅电极18彼此之间的区域的N阱12，注入氟化硼来作为p型杂质。由此，形成p型源极区域15及p型漏极区域19的p型延伸区域15a、19a。之后，除去抗蚀图案R1。

[0266] 接着，如图29的(b)部分所示，再次将光致抗蚀剂涂敷在硅衬底11的整个表全面并且接着进行曝光、显影，以此形成抗蚀图案R2，该抗蚀图案R2使选择用栅电极18与存储用栅电极14之间的区域露出，并且覆盖其他的区域。

[0267] 接下来，在加速能量为30keV、离子注入剂量为5×1013/cm2的条件下，对选择用栅电极18与存储用栅电极14之间的区域的N阱12注入氟化硼来作为p型杂质。由此，形成低杂质浓度的p型源极/漏极区域16a。之后除去抗蚀图案R2。

[0268] 之后，如果利用与第一实施方式同样的方法，形成侧壁20，接着形成p型高浓度杂质扩散区域15b、19b，则形成图28所示的存储单元MC。之后的工序与第一实施方式相同。

[0269] (第五实施方式)

[0270] 图30是本发明的第五实施方式涉及的半导体器件即利用于OTP(onetime programmable：一次性可编程)ROM的存储单元的剖面图。在图31中，与图20相同的附图标记表示相同的要素。

[0271] 在图30所示的存储单元MC中，与第二实施方式同样地，存储晶体管MT具有存储用栅电极14、p型源极区域15及p型源极/漏极区域16等。另外，与第二实施方式同样地，选择晶体管ST具有选择用栅电极18、p型漏极区域19及p型源极/漏极区域16等。与图1所示同样地，存储单元MC与字线WL1、WL2、位线BL及源线SL相连接。

[0272] 与第二实施方式所示的存储单元MC的不同之处在于，构成存储晶体管MT的ONO膜13的下侧硅氧化膜13d的厚度为4nm，较厚，并且选择晶体管ST的栅极绝缘膜17b的厚度为3nm，较薄。

[0273] 由此，在存储晶体管MT的ONO膜13的硅氮化膜13b中所蓄积的电子难以迁移，能够得到良好的保持(retention)特性。另外，因为选择晶体管ST的栅极绝缘膜17b薄，所以与第二实施方式同样地，能够得到大的读出电流。

[0274] 另外，写入方法和读出方法，与第一实施方式所示的存储单元相同。

[0275] 接着，说明存储单元MC的写入方法、读出方法。表2中列举了在写入及读出时施加给各部的电压值的例子。

[0276] 在表2中，示出了在选择晶体管(选择TR)上连接有字线WL1、在存储晶体管(存储TR)上连接有字线WL2的情况。另外，表2中用括弧表示的值表示非选择线的电压。

[0277] [表2]

[0278]

[0279]

[0280] 首先，在对存储单元MC进行写入动作时，经由字线WL2对存储晶体管MT的存储用栅电极14施加1.8V的电压，并且对源线SL施加-5V的电压。此时，使位线BL及N阱12的各电压为0V。

[0281] 由此，p型源极区域15和N阱12的带带隧穿所产生的电子因存储用栅电极14的电压而被注入到ONO膜13的硅氮化膜13b中。其结果，存储晶体管MT的阈值变为正值。此时，位线BL的电压为0V，在选择晶体管ST的沟道区域不流动电流。

[0282] 另外，与未被选择的存储单元MC相连接的源线SL的电压为0V，不存在带带隧穿所产生的电子。对存储单元MC的读出，与第一实施方式的存储单元相同。

[0283] 由表2可知，本实施方式的动作电压条件的大的特征是不需要擦除，所以与表1不同，对字线WL和位线BL也可以不施加比读出所需要的电压大的电压。即，并不对字线WL和位线BL施加低电压晶体管的耐压以上的电压。

[0284] 因此，能够用低电压晶体管构成图1所示的字线译码器4a、4b和位线译码器3。因为低电压晶体管的面积小，所以能够使周边电路的尺寸变小。另外，利用低电压晶体管的性能能够进行高速读出。

[0285] 接着，对形成比周边电路区域的5V用NMOSFETt1的栅极绝缘膜38薄的选择晶体管ST的栅极绝缘膜17b的工序进行说明。

[0286] 首先，按照第一实施方式已说明的工序，在硅衬底11上形成STI36，并且形成N阱12、42a、42b及P阱41a、41b，之后，如图8所示地形成ONO膜13。另外，在本实施方式中，使构成ONO膜13的下侧硅氧化膜13d、上侧硅氧化膜13c和硅氮化膜13b的厚度分别为4nm。
与第一实施方式同样地，用热氧化法形成下侧硅氧化膜13d。

[0287] 接下来，通过以下的工序形成选择晶体管ST的栅极绝缘膜17b。

[0288] 首先，利用例如反应离子蚀刻(RIE)法和使用氟酸的湿式蚀刻法除去周边电路区域内的5V用NMOSFET区域35a、5V用PMOSFET区域35b及5V用低阈值NMOSFET区域35c的ONO膜13。此时，用光致抗蚀剂覆盖其他区域的ONO膜13。

[0289] 进而，在除去光致抗蚀剂之后，与图23的(a)至(c)部分所示同样地，对周边电路区域的5V用NMOSFET区域35a、5V用PMOSFET区域35b及5V用低阈值NMOSFET区域35c的硅衬底11的表面进行热氧化，以此形成膜厚约为9nm的硅氧化膜来作为栅极绝缘膜38。

[0290] 接着，在用抗蚀图案覆盖存储单元阵列区域内的存储晶体管形成区域和周边电路区域的一部分的状态下，对位于选择晶体管形成区域34b的ONO膜13进行蚀刻。

[0291] 由此，使硅衬底11表面中的存储单元阵列区域内的选择晶体管形成区域34b、周边电路区域内的1.8V用NMOSFET区域35d及1.8V用PMOSFET区域35e露出。

[0292] 接下来，如图31的(a)至(c)部分所示，对选择晶体管区域34b、周边电路区域的1.8V用NMOSFET区域35d及1.8V用PMOSFET区域35e的硅衬底11的表面进行热氧化，从而形成厚度为3nm的硅氧化膜来作为栅极绝缘膜17b、39。此时，已经形成在周边电路区域的一部分的栅极氧化膜38的厚度变为12nm。

[0293] 之后，按照与第一实施方式同样的工序形成存储器件。

[0294] 以上的工序所形成的选择晶体管ST的栅极绝缘膜17b的耐压达到字线WL1、WL2与位线BL之间的电位差以下，但如上所述，并不对栅极绝缘膜17b施加耐压以上的电压。

[0295] (第六实施方式)

[0296] 图32是示出了作为本发明的第六实施方式涉及的半导体器件的闪存器的存储单元的剖面图。在图32中，与图1相同的附图标记表示相同的要素。

[0297] 图31所示的存储单元MC具有n型的存储晶体管MT和n型的选择晶体管ST，并且选择晶体管ST与位线BL相连接，存储晶体管MT与源线SL相连接。

[0298] 存储晶体管MT具有：形成在硅衬底11的P阱72上的作为电荷保持层的ONO膜13、在ONO膜13上形成的存储用栅电极74、在存储用栅电极74的两侧的P阱72内形成的n型源极区域75及n型源极/漏极区域76。另外，为了调整阈值电压，在n型源极区域75与n型源极/漏极区域76之间的P阱72中注入有杂质。

[0299] 另外，选择晶体管ST具有：在P阱72上隔着栅极绝缘膜17而形成的选择用栅电极78、在选择用栅电极78的两侧的P阱72内形成的n型漏极区域79及n型源极/漏极扩散区域76。另外，存储晶体管MT和选择晶体管ST共有共享的n型源极/漏极区域76。

[0300] 选择用栅电极78和存储用栅电极74构成字线WL1和WL2中的任一个字线的一部分，并且实质上平行配置。

[0301] n型源极区域75和n型漏极区域79分别由n型低浓度杂质扩散区域的延伸区域75a、79a和n型高浓度杂质扩散区域75b、79b构成。

[0302] 另外，在n型源极区域75和n型漏极区域79的各自的的周围，分别形成有比P阱72杂质浓度高的p型杂质区域75c、79c。由此，n型源极区域75及n型漏极区域79与其周围所形成的pn结的杂质浓度分布急剧变化，容易发生雪崩击穿及带带隧穿。

[0303] 在存储用栅电极74和选择用栅电极78的上层部形成有硅化物层21a、21b，另外，在n型源极区域75及n型漏极区域79的各自的表面上也形成有硅化物层21c、21d。例如，形成厚度为8nm的钴硅化物层作为硅化物层。进而，在存储用栅电极74及选择用栅电极79的各自的侧面上形成有绝缘性侧壁20。

[0304] 存储晶体管MT和选择晶体管ST被层间绝缘膜22覆盖。另外，在层间绝缘膜22内，在n型源极区域75及n型漏极区域79的上方形成有第一接触孔22a、第二接触孔22b，并且分别埋入有第一导电性插件23、第二导电性插件24。n型源极区域75上的第一导电性插件23与源线SL相连接，另外，n型漏极区域79上的第二导电性插件24与位线BL相连接。

[0305] 因此，防止选择晶体管ST的写入状态对位线BL的寄生电容的变动造成影响。

[0306] 具有如上所述的结构的多个存储单元MC之间的连接与第一实施方式相同。因此，在行方向上相邻的两个存储单元MC中，一个存储单元MC的存储晶体管MT的存储用栅电极74和另一个存储单元MC的选择晶体管MT的选择用栅电极78连接在同一根字线WL1(或者WL2)上，另外，一个存储单元MC的选择用栅电极78与另一个存储单元MC的存储用栅电极
74连接在同一根字线WL2(或者WL1)上。

[0307] 另外，纵横排列的存储单元MC以与第一实施方式相同的关系与源线SL、位线BL相连接。

[0308] 由此，在选择了一根源线SL和一根字线WL1(或者WL2)时，只有与这些源线SL、字线WL1(或者WL2)相连接的一个存储晶体管MT能够同时接受这些源线SL、字线WL1(或者WL2)两者的电压，能够将雪崩击穿或者带带隧穿所产生的电子注入到作为电荷保持层的ONO膜13中。

[0309] 接着，对存储单元MC的写入、读出及擦除的方法进行说明。表3列举了在写入、读出及擦除时对各部施加的电压值的例子。

[0310] 在表3中，示出了在选择晶体管(选择TR)上连接有字线WL1，在存储晶体管(存储TR)上连接有字线WL2的情况。另外，表3中用括弧所示的值表示非选择线的电压。

[0311] [表3]

[0312]

[0313] 首先，在对存储单元MC进行写入时，经由字线WL2对存储用栅电极74施加5V的电压，并且对源线SL施加5V的电压。此时，使位线BL及P阱72的各电压为0V。

[0314] 由此，使在n型源极区域75与P阱72的pn结部因雪崩击穿所产生的电子注入到ONO膜13的硅氮化膜13b中。其结果，存储晶体管MT的阈值变为正值。

[0315] 此时，选择用栅电极78、位线BL的电压分别为0V，在选择晶体管ST的沟道区域不流动电流。另外，与未被选择的存储单元相连接的源线SL的电压为0V，不存在雪崩击穿所产生的电子。

[0316] 对存储单元MC进行读出时，经由字线WL1对选择用栅电极78施加1.8V的电压，并且对位线BL也施加1.8V的电压。此时，使存储用栅电极74、位线BL及P阱72的各电压为0V。

[0317] 由此，在所选择的存储单元MC中，在选择用栅电极78的下方形成沟道，另外，在n型漏极区域79与n型源极区域75之间产生电位差。

[0318] 当在存储晶体管MT的ONO膜13中保持有电子时，由于该电子，在存储用栅电极74的下方不会形成沟道。由此，从n型源极区域75向n型漏极区域79不流动电流。

[0319] 另一方面，若处于在ONO膜13中未保持有电子的状态即擦除状态，则在0V电位的存储用栅电极74的下方会形成沟道。由此，从n型源极区域75向n型漏极区域79流动电流。

[0320] 利用图1的读出放大器6来检测是否流动如上所述的电流，并作为数据读出。

[0321] 在擦除存储单元MC的数据时，经由字线WL1、WL2对选择用栅电极78和存储用栅电极74施加-5V的电压，并且对源线SL施加5V的电压，并将位线BL设定为0V。另外，使P阱72的电压为0V。

[0322] 由此，在n型源极区域75，带带隧穿现象所产生的热空穴(hot hole)被注入到存储晶体管MT的ONO膜13中，存储晶体管MT的阈值变为负值。

[0323] 接着，对上述的存储单元阵列的制造方法进行说明。另外，连接于存储单元MC的配线通过在第一实施方式中参照的图4A至图4J所示的工序形成，所以在以下的说明中，主要说明体加工制造工序。

[0324] 图33至图38的各(a)部分是示出了本发明的第六实施方式涉及的半导体器件的制造工序的剖面图，是存储单元阵列区域的字线的延伸方向的局部剖面图。图33至图38的各(b)部分是该半导体器件的制造工序中的位线或者源线的延伸方向的局部剖面图。图32至图38的各(c)部分是该半导体器件的制造工序中的周边电路部的局部剖面图。

[0325] 接着，对形成图33的(a)至(c)部分所示的结构为止的工序进行说明。

[0326] 首先，用与第一实施方式同样的方法，在硅衬底11上形成STI36，之后，在硅衬底11的表面上形成牺牲氧化膜37。硅衬底11为p型。

[0327] 之后，用光致抗蚀剂覆盖硅衬底11的周边电路区域，使存储单元阵列区域露出。然后，在规定的条件下对存储单元阵列区域离子注入n型杂质，以此在比STI36深的区域形成埋入N阱71。

[0328] 进而，在规定的条件下离子注入p型杂质，以此在比埋入N阱71浅的区域形成闪存(flash)用的P阱72。P阱72、埋入N阱71及其下方的p型硅衬底11构成三阱(triple well)。

[0329] 与第一实施方式同样地，在硅衬底11的周边电路区域形成P阱41a、41b及N阱42a、42b。

[0330] 另外，埋入N阱71和P阱72的周围包围着未图示的N阱。

[0331] 之后，为了调整阈值，对存储单元阵列区域的P阱72、周边电路区域的P阱41a、41b及N阱42a、42b等中注入n型或者p型杂质离子。

[0332] 接着，在用氟酸溶液除去牺牲氧化膜37之后，与图8的(a)至(c)部分所示同样地在硅衬底11上形成ONO膜13。ONO膜13具有图32所示的三层结构。

[0333] 接着，如图34的(a)至(c)部分所示，按照第一实施方式所示的方法，在选择晶体管区域34b的硅衬底11表面形成厚度为7nm的栅极绝缘膜17，该栅极绝缘膜17由硅氧化膜形成。

[0334] 另外，在5V用NMOSFET区域35a、5V用PMOSFET区域35b及5V用低阈值NMOSFET区域35c的硅衬底11表面上形成厚度为12nm的栅极绝缘膜38，该栅极绝缘膜38由硅氧化膜形成，进而，在1.8V用NMOSFET区域35d、1.8V用PMOSFET区域35e的硅衬底11表面上形成厚度为3nm的栅极绝缘膜39，该栅极绝缘膜39由硅氧化膜形成。

[0335] 接着，对形成图35的(a)至(c)部分所示的结构为止的工序进行说明。

[0336] 首先，用与第一实施方式同样的方法，在存储单元阵列区域形成在行方向上延伸的多根字线WL1、WL2。字线WL1、WL2的一部分成为图32所示的选择用栅电极78和存储用栅电极74。如图19C所示，字线WL1、WL2在存储晶体管形成区域处于字线与ONO膜13重叠的状态。

[0337] 另外，利用与第一实施方式同样的方法，在周边电路区域中的5V用NMOSFET区域35a、5V用PMOSFET区域35b、5V用低阈值NMOSFET区域35c、1.8V用NMOSFET区域35d及
1.8V用PMOSFET区域35e上，分别形成栅电极51g、52g、53g、54g、55g及其他的配线。

[0338] 接下来，用与第一实施方式同样的方法，在周边电路区域的P阱41a、41b及5V用低阈值NMOSFET区域35c形成n型延伸区域51a、51b、53a、53b、54a及54b。并且，在周边电路区域的N阱42a、42b形成p型延伸区域52a、52b、55a及55b。

[0339] 接着，用光致抗蚀剂50覆盖周边电路区域，并且使存储单元阵列区域露出。

[0340] 然后，以字线WL1、WL2为掩模，用反应离子蚀刻(RIE)法除去ONO膜13中的上侧硅氧化膜13c和硅氮化膜13b，下侧硅氧化膜13d原样残留。由此，如图19D所示，在存储用栅电极74的下方残留的ONO膜13成为电荷蓄积绝缘层。

[0341] 之后，将字线WL1、WL2用作掩模，对存储单元阵列区域离子注入p型杂质。作为此14 2
时的离子种类，使用砷离子，将离子注入能量设为20Kev，将离子注入剂量为为6×10 /cm。

[0342] 由此，在字线WL1、WL2下方的两侧形成图32所示的n型延伸区域75a、79a及n型源极/漏极区域76。之后，除去光致抗蚀剂50。

[0343] 接着，对形成图36的(a)至(c)部分所示的结构为止的工序进行说明。

[0344] 首先，形成抗蚀图案50a从而使存储单元阵列区域的n型延伸区域75a、79a露出，另一方面，覆盖n型源极/漏极区域76及其他的区域。抗蚀图案50a是通过将光致抗蚀剂涂敷在硅衬底11的整个表面上来覆盖字线WL1、WL2等之后，对其进行曝光、显影而形成的。

[0345] 接下来，在加速能量为20keV、离子注入剂量为1×1013/cm2的条件下，对未被抗蚀图案50a覆盖的n型延伸区域75a、79a离子注入硼离子，以此在n型延伸区域75a、79a的下方形成p型杂质扩散区域75c、79c。

[0346] 之后，用与第一实施方式相同的方法，在字线WL1、WL2、栅电极51g、52g、53g、54g及55g的侧壁上形成侧壁20。这里，处于在选择用栅电极78与存储用栅电极74之间埋入有侧壁20的状态。

[0347] 接着，对形成图37的(a)至(c)部分所示的结构为止的工序进行说明。

[0348] 首先，将存储单元阵列区域的字线WL1、WL2及侧壁20用作掩模，对P阱72离子注入砷作为n型杂质。由此，在有源区域34，形成相邻的两个选择晶体管ST共用的n型漏极区域79的n型高浓度杂质扩散区域75b，与此同时地，形成相邻的两个存储晶体管MT共用的n型源极区域75的n型高浓度杂质扩散区域79b。

[0349] 另外，在周边电路区域的P阱41a、41b中，以栅电极51g、53g、54g及侧壁20为掩模，离子注入砷作为n型杂质，由此形成成为源极/漏极区域的n型高浓度杂质扩散区域51c、51d、53c及53d。

[0350] 之后，在周边电路区域的N阱42a、42b，在栅电极52g、55g的两侧形成源极/漏极区域的p型高浓度杂质扩散区域52c、52d、55c及55d。

[0351] 在离子注入如上所述的n型杂质和p型杂质时，用光致抗蚀剂覆盖不进行离子注入的区域。

[0352] 另外，通过退火使如上述那样地离子注入的杂质有源化。

[0353] 接着，如图38的(a)至(c)部分所示，用与第一实施方式相同的工序，在字线WL1、WL2、栅电极51g、52g、53g、54g及55g的上表面形成硅化物层21a、21b、21c～21i，与此同时地，在p型高浓度杂质扩散区域75b、79b、51c、51d、53c、53d、54c、54d和n型高浓度杂质扩散区域52c、52d、55c、55d的上表面也形成硅化物层21j、21k、21m、21n及21p。

[0354] 由此，在存储单元阵列区域中的条纹状的各有源区域，分别形成多个选择晶体管ST及存储晶体管MT的配置顺序交替改变的存储单元MC。因此，如果将沿着字线WL1、WL2的长度方向相邻的两个存储单元MC进行比较，则选择晶体管ST和存储晶体管MT的配置顺序相反。

[0355] 此时，选择晶体管ST及存储晶体管MT成为NMOSEFET型。另一方面，在周边电路区域的P阱41a、41b等形成NMOSFETt6、t8、t9，另外，在N阱42a、42b形成PMOSFETt7、t10。

[0356] 由此，体加工处理结束。之后用与第一实施方式相同的方法形成导电性插件、导通部及配线等配线层。

[0357] (第七实施方式)

[0358] 图39是构成本发明的第七实施方式涉及的半导体器件的存储单元阵列的电路图。另外，图40的(a)、(b)部分是示出了构成该存储单元阵列的存储单元的剖面图。

[0359] 在图40的(a)、(b)部分中，存储单元由第六实施方式所示的n沟道型的存储晶体管MT及选择晶体管ST构成。在图40中，与图32相同的附图标记表示相同的要素。

[0360] 接着，说明存储单元的FN写入方法。

[0361] 图39中虚线的椭圆所包围的存储单元是要进行写入的存储单元MC1，另外，单点划线的椭圆所包围的存储单元是不进行写入的存储单元MC0。

[0362] 在对指定的存储单元MC1进行FN写入时，对位线BL、源线SL、字线WL1、WL2及P阱72施加图39、图40的(a)部分所示的值的电压。

[0363] 在被指定为要进行写入的存储单元MC1中，如图40的(a)部分所示，在对P阱72施加-5V电压的状态下，对与存储用栅电极74相连接的字线WL1施加+5V的电压，另外，对源线SL施加-5V的电压，对位线也施加-5V的电压。另外，将与未指定进行写入的存储单元MC0相连接的源线SL的电压设定为0V。

[0364] 因此，所选择的存储晶体管MT的沟道与字线WL1之间的电位差变为10V。由此，电子被FN注入到ONO膜13中，从而进行写入。

[0365] 此时，如图40的(b)部分所示，对与同一根字线WL1相连接的非选择的存储单元MC0的存储用栅电极74也施加+5V的电压。但是，在非选择的存储单元MC0中，由于将源线SL的电压设为0V，所以存储用栅电极74下方的沟道的电压经由n型源极区域75变为0V，存储用栅电极74与沟道之间的电位差变为5V。由此，对非选择的存储单元MC0的FN写入得以回避。

[0366] 由此，通过采用如图39所示的电路，即使采用将选择晶体管ST配置在比存储晶体管MT更靠近位线BL一侧的电路结构，也能够进行FN写入。

[0367] (第八实施方式)

[0368] 图41是构成本发明的第八实施方式涉及的半导体器件的存储单元阵列的电路图。

[0369] 以下，对图41所示的本实施方式涉及的闪存器的位擦除方法进行说明。所谓的位擦除，是指个别地擦除任意的存储单元。换言之，能够限定所选择的存储单元来改写数据。

[0370] 对将具有图2所示的p沟道型的存储晶体管和选择晶体管的存储单元用作为图41所示的存储单元MC的情况进行说明。

[0371] 首先，在对一个存储单元MCd进行擦除时，对位线BL、源线SL、字线及N阱12施加表4所示的值的电压。

[0372] [表4]

[0373]

[0374] 在指定要进行擦除的存储单元MCd中，在将图2所示的N阱12设定为0V的状态下，对连接于字线WL2的存储用栅电极14施加-10V的电压，另外，将源线SL、位线BL都设定为0V。

[0375] 因此，所选择的存储晶体管MT的沟道区域与字线WL2之间的电位差变为10V。由此，电子从ONO膜13隧穿到沟道侧，从而擦除存储单元MCd的数据。

[0376] 此时，对与同一字线WL2相连接的非选择的存储单元MC的存储用栅电极14也施加10V的电压，但由于连接于其存储晶体管MT的源线SL的电压为-5V，所以存储用栅电极14下方的沟道经由p型源极区域15而为-5V，存储用栅电极14与沟道之间的电位差变为
5V。由此，非选择的存储单元mc的数据的擦除得以回避。

[0377] 接着，对将具有图32所示的n沟道型的存储单元和选择晶体管的存储单元用作为图41所示的存储单元MC时的位擦除进行说明。

[0378] 在对一个存储单元MCd进行擦除时，对位线BL、源线SL、字线及N阱12分别施加表5所示的值的电压。

[0379] [表5]

[0380]

[0381]

[0382] 在被指定为擦除的存储单元MCd中，在将图32所示的P阱72设定为0V的状态下，对字线WL1的存储用栅电极74施加-5V的电压，而且，对源线SL施加5V的电压，并将位线BL设定为0V。

[0383] 由此，在n型源极区域75与P阱72之间的pn结部因带带隧穿而产生的热空穴被注入至ONO膜13的硅氮化膜13b中，存储晶体管MT的阈值变为负值。其结果，存储单元MCd的数据被擦除。

[0384] 此时，如果对与同一字线WL1相连接的非选择的存储单元MC的存储用栅电极74也施加-5V的电压，但如果将与其存储晶体管MT相连接的源线SL的电压设为0V，则不产生热空穴。由此，非选择的存储单元MC的数据的擦除得以回避。

[0385] 由此，如图41所示，即使将存储单元MC的选择晶体管ST的源极直接连接在位线BL上，也能够个别地擦除存储单元MC的数据。

[0386] (第九实施方式)

[0387] 图42是构成本发明的第八实施方式涉及的半导体器件的存储单元阵列的电路图。

[0388] 在图42中，与图1相同的附图标记表示相同的要素。在图42中，存储单元MC纵横地配置有多个，例如在行方向配置有n个，在列方向配置有m个。

[0389] 各个存储单元MC具有存储晶体管MT和选择晶体管ST，并且具有第一至第六实施方式中的任一实施方式所示的结构。另外，在以下的说明中，举出包括图2所示的结构的存储单元MC的例子进行说明。

[0390] 在图42中，位线BL、源线SL在与字线WL1、WL2交叉的方向上延伸。另外，存储单元MC在与位线BL、源线SL相同的方向上延伸的条纹状的多个有源区域中形成有多个。

[0391] 另外，如后所述，字线WL2只与选择晶体管ST相连接，所以以下称为选择线SGL。

[0392] 在有源区域内，在相邻的两个存储单元MC中，存储晶体管MT和选择晶体管ST的位置关系相反，并串联连接。因此，相邻的多个存储单元MC共有源极区域15或漏极区域19中的至少一个区域。

[0393] 另一方面，在字线WL1、选择线SGL的长度方向上彼此相邻的存储单元MC，使存储晶体管MT和选择晶体管ST的配置顺序分别相同。该配置与图1所示的存储单元阵列不同。

[0394] 在字线WL1、选择线SGL的延伸方向上排列的多个存储单元MC中，各存储用栅电极14连接在同一字线WL1上，另外，各选择晶体管ST的选择用栅电极18连接在同一选择线SGL上。

[0395] 存储单元MC的源极区域15与在相对于字线WL1倾斜的方向上相邻的其他的存储单元MC的源极区域15中的一个电连接。另外，各存储单元MC的漏极区域19与在相对于字线WL1倾斜的方向上相邻的其他的存储单元MC的漏极区域19中的一个相连接。

[0396] 形成在各有源区域的多个共享的源极区域15每隔一个连接到同一个源线SL上，剩余的共享的源极区域15连接到其他的源线SL上。

[0397] 另外，在各有源区域34中，共享的漏极区域19每隔一个连接到同一个位线BL上，剩余的共享的漏极区域19连接到其他的的位线BL上。

[0398] 另外，图42所示的电路能够适用于EEPROM的存储单元阵列。在下面的实施方式中对其元件结构进行说明。

[0399] 通过如上所述的结构，即使在沿着字线WL1排列的存储单元MC的各自的存储晶体管MT和选择晶体管ST的配置顺序相同，也能够使这些存储晶体管MT的源极区域15连接在不同的源线SL上，并且能够使选择晶体管ST连接在不同的位线BL上。

[0400] 由此，通过选择一个字线WL1和一个源线SL，能够选择一个存储晶体管MT进行写入。另外，能够与第一实施方式至第八实施方式同样地进行读出、擦除。

[0401] 通过此种结构，能够防止选择晶体管ST的写入状态对位线BL的寄生电容带来影响。

[0402] (第十实施方式)

[0403] 图43是示出了构成作为本发明的第十实施方式涉及的半导体器件的EEPROM的存储单元的剖面图。

[0404] 存储单元MC具有串联连接存储晶体管MT和选择晶体管ST的结构。

[0405] 存储晶体管MT具有：在硅衬底81的N阱82上形成的栅极绝缘膜83a、在栅极绝缘膜83a上作为电荷蓄积层形成的浮动(floating)栅电极84、在浮动栅电极84上隔着ONO膜86形成的控制(control)栅电极88、在浮动栅电极84的两侧的N阱82内形成的p型源极区域91和p型源极/漏极区域92。p型源极区域91由在向浮动栅电极94的下方延伸的区域所形成的p型延伸区域91a和p型高浓度杂质扩散区域91b构成。

[0406] 另外，选择晶体管ST具有：在N阱82上隔着栅极绝缘膜83b形成的选择用栅电极85、在选择用栅电极85的两侧的N阱82内形成的p型源极/漏极区域92和p型漏极区域
93。p型漏极区域93由在向选择用栅电极85的下方延伸的区域形成的p型延伸区域93a和p型高浓度扩散区域93b构成。在选择用栅电极85的上方，隔着ONO膜87形成有导电性多晶硅膜89。

[0407] 选择用晶体管ST和存储晶体管MT共有p型源极/漏极区域92。

[0408] 另外，在控制栅电极88的上层部分别形成有硅化物层94a、94b。进而，在p型源极区域91、p型漏极区域93的各自的上方也形成有硅化物层94b、94c。

[0409] 两个ONO膜86、87形成在同一层，分别顺次形成厚度为4nm的下侧硅氧化膜86a、87a、厚度为5nm的硅氮化膜86b、87b及厚度为4nm的上侧硅氧化膜86c、87c而构成。

[0410] 另外，栅极绝缘膜83a、83b的膜厚例如为10nm。

[0411] 在存储晶体管MT和选择晶体管ST上形成有第一层间绝缘膜95。另外，在第一层间绝缘膜95中，在p型源极区域91、p型漏极区域93上分别形成有第一接触孔95a、第二接触孔95b，在这些第一接触孔95a、第二接触孔95b中分别埋入有第一导电性接触插件96、第二导电性接触插件97。

[0412] p型源极区域91上的第一导电性插件96与源线SL相连接，另外，p型漏极区域93上的第二导电性插件97与位线BL相连接。由此，防止选择晶体管ST的写入状态的不同对位线BL的寄生电容带来影响。

[0413] 另外，控制栅电极88和选择用栅电极85分别连接在不同的字线WL1、选择线SGL上。

[0414] 另外，也可以使选择晶体管ST的栅极绝缘膜83b的厚如第二实施方式、第五实施方式那样地薄。另外，也可以使p型源极/漏极区域92的杂质浓度如第四实施方式那样地比p型延伸区域91a、93a低。并且，如第三实施方式那样，也可以在p型高浓度杂质扩散区域91b、93b的下方形成相反导电型即n型杂质扩散区域。另外，如第六实施方式那样，上述的存储晶体管MT和选择晶体管ST也可以为n型晶体管。

[0415] 具有以上那种结构的存储单元MC，适用于例如图1、图42所示的存储单元阵列。

[0416] 例如，如图42所示，在使存储单元MC沿着位线BL、源线SL相邻时，可以使各存储单元MC的存储晶体管MT和选择晶体管SL的配置顺序交替相反，另一方面，可以使沿着字线WL1相邻的各存储单元MC的配置顺序相同。

[0417] 与图42同样地，这些存储单元MC与源线SL、位线BL、字线WL1及选择线SGL相连接。

[0418] 写入、读出、擦除可以采用例如上述的第一至第八实施方式的方法。但是，分别对源线SL、位线BL、字线WL1及选择线SGL施加的电压是与EEPROM相符的值。

[0419] 接着，以下参照图44A至图44Q对将图43所示的结构的存储单元适用于图42所示的电路时的半导体器件的形成工序进行说明。另外，图44A至图44Q所示的电路表示在图43中单点划线所包围的范围。

[0420] 首先，如图44A所示，在硅衬底81的元件分离区域形成STI98。元件分离区域配置在夹着多个条纹状的有源区域99的区域。

[0421] STI98例如用与第一实施方式的STI36相同的方法形成。并且，用与第一实施方式同样的方法，对硅衬底81的有源区域99导入n型杂质，从而形成N阱82。

[0422] 之后，对硅衬底81的有源区域99进行热氧化，从而形成例如厚度为10nm的栅极绝缘膜83。栅极绝缘膜83用作为图43所示的栅极绝缘膜83a、83b。

[0423] 接着，在栅极绝缘膜83上形成规定厚度的第一多晶硅膜101。

[0424] 接下来，如图44B所示，用光刻法对第一多晶硅膜101刻画图案，以此在形成浮动栅电极84的区域的侧方的STI98上形成开口部102。

[0425] 接着，对形成图44C所示的结构为止的工序进行说明。

[0426] 首先，在第一多晶硅膜101上形成ONO膜。ONO膜的形成工序由以下工序构成：对第一多晶硅膜101进行热氧化从而形成例如厚度为6nm的下侧硅氧化膜，接着，用CVD法形成硅氮化膜，进而通过对硅氮化膜的表面进行热氧化形成例如厚度为4nm的上侧硅氧化膜。这里，将最终的硅氮化膜做成例如5nm。

[0427] 进而，在ONO膜上形成第二多晶硅膜。之后，利用光刻法，使用相同的掩模，对从第二多晶硅膜到第一多晶硅膜101的各层刻画图案，从而形成在行方向上长的条纹状的字线WL1、选择线SGL。

[0428] 字线WL1由第二多晶硅膜构成，通过STI98上的开口部102的上方而形成为条纹状。另外，在字线WL1下方的有源区域99，形成由第一多晶硅膜101构成的浮动栅电极84。浮动栅电极84被STI98上的开口部102分离，成为在有源区域99上孤立的形状。

[0429] 字线WL1在浮动栅电极84上，成为图43所示的存储晶体管MT的控制栅电极88。另外，在第一多晶硅膜101上形成的ONO膜成为图43所示的控制栅电极88与浮动栅电极
84之间的ONO膜86。

[0430] 另外，在图44C至44Q中，用阴影表示浮动栅电极84的位置。

[0431] 选择线SGL由第一多晶硅膜101构成，在多根字线WL1之间隔开间隔地形成两根。另外，选择线SGL的一部分在有源区域99构成图43所示的选择用栅电极85。

[0432] 另外，在第一多晶硅膜101上形成的ONO膜、第二多晶硅膜，以与选择线SGL相同的平面形状残留，从而成为图43所示的ONO膜87、多晶硅膜89。

[0433] 接着，将字线WL1、选择线SGL用作掩模，对各有源区域99离子注入p型杂质来形成延伸区域91a、93a，进而在字线WL1、选择线SGL的侧面上形成侧壁90，之后，以字线WL1、选择线SGL及侧壁90为掩模，离子注入p型杂质，从而形成p型源极区域91和p型漏极区域93。接下来，在字线WL1、第二多晶硅膜89、p型源极区域91及p型漏极区域93上形成硅化物层94a至94d。这些工序，例如遵照第一至第七实施方式来进行。

[0434] 另外，在图44C中，省略侧壁90。

[0435] 通过如上的工序，形成图43所示的具有存储晶体管MT和选择晶体管ST的存储单元MC。此时，如图44C所示，沿着字线WL1彼此相邻的各存储晶体管MT的控制栅电极88彼此通过字线WL1而互相连接。另外，沿着选择线SGL彼此相邻的各选择晶体管ST的选择用栅电极85彼此通过选择线SGL互相连接。

[0436] 沿着有源区域99彼此相邻的存储单元MC的配置顺序交替相反，由此，两个存储晶体管MT共有p型源极区域91而互相连接。另外，沿着有源区域99彼此相邻的两个选择晶体管ST共有p型漏极区域93而互相连接。

[0437] 接着，在字线WL1、选择线SGL、存储晶体管MT及选择晶体管MT上形成第一层间绝缘膜95。第一层间绝缘膜95用与第一实施方式所示同样的工序形成。另外，以下说明的第二至第七层间绝缘膜也用同样的方法形成。

[0438] 接下来，用光刻法对第一层间绝缘膜95刻画图案，从而如图44D所示，在p型源极区域91、p型漏极区域93上分别形成第一接触孔95a、第二接触孔95b。

[0439] 进而，在第一接触孔95a、第二接触孔95b内分别如图43所示那样地形成第一导电性接触插件96、第二导电性接触插件97。就第一导电性接触插件96、第二导电性接触插件97的形成方法而言，例如采用第一实施方式所示的方法。

[0440] 接着，如图44E所示，在第一层间绝缘膜95上形成金属膜，并用光刻法对该金属膜刻画图案，从而互相分离地形成多根第一配线104a、104b、104c、104d及多个第一导电性垫片105。

[0441] 第一导电性垫片105逐个与p型漏极区域93上的各第二导电性接触插件97连接，具有与其前后的两个选择线SGL的一部分重叠的平面形状。

[0442] 第一配线104a至104d是四种类型的配线，分别逐个地与p型源极区域91上的第一导电性接触插件96连接，并且弯曲而引出到STI98上。

[0443] 第一类型的第一配线104a，沿着有源区域99在图中前方右侧弯曲成L字状。第二类型的第一配线104b，沿着有源区域99在图中后方左侧弯曲成L字状。第三类型的第一配线104c，沿着有源区域99在图中前方左侧弯曲成L字状。第四类型的第一配线104d，沿着有源区域99在图中后方右侧弯曲成L字状。

[0444] 第一类型和第三类型的第一配线104a、104c，沿着同一有源区域99交替地配置。另外，第二类型和第四类型的第一配线104b、104d，沿着第一类型的第一配线104a的相邻的有源区域99交替地配置。并且，第一类型和第三类型的第一配线104a、104c分别沿着相邻的两根字线WL1交替地配置，第二类型和第四类型的第一配线104b、104d也沿着相邻的另外两根字线WL1交替地配置。

[0445] 接下来，形成覆盖第一配线104a、104b和第一导电性垫片105的第二层间绝缘膜106。然后，用光刻法对第二层间绝缘膜106刻画图案，以此如图44F所示地形成第一通孔
107和第二通孔108。

[0446] 第一通孔107形成在第一配线104a至104d中的STI98的上方的端部。另外，第二通孔108形成在既是第一导电性垫片105的上方又是靠近第一配线104a至104d的未弯曲的端部的位置。由此，第二通孔108分别沿着相邻的两根选择线SGL配置成Z字状。

[0447] 之后，在第一通孔107内、第二通孔108内分别形成第一导通插件109、第二导通插件110。另外，第一导通插件109、第二导通插件110例如用第一实施方式所示的导通插件的形成方法形成。

[0448] 接着，在第二层间绝缘膜106上形成金属膜，并且用光刻法对该金属膜刻画图案，以此如图44G所示地互相分离地形成多根第二配线111和多个第二导电性垫片112。

[0449] 第二导电性垫片112逐个地与第一导通插件109连接，并且配置在ST198的上方。由此，第二导电性垫片112经由第一导通插件109、第一配线104a至104d及第一接触插件与p型源极区域91电连接。

[0450] 第二配线111具有大致H字型的平面形状，其具有如下结构，即，在第二导电性垫片112的侧方处横跨相邻的两根字线WL1，并且，对与横跨的地方最近的倾斜方向的两个第二导通插件110进行连接。

[0451] 由此，形成在同一有源区域99的多个p型漏极区域93，经由第二配线111、第二导通插件110、第一导电性垫片105及第一接触插件97，分别与位于左侧的倾斜着相邻的p型漏极区域93和位于右侧的倾斜着相邻的p型漏极区域93交替地电连接。因此，第二配线111构成图42所示的位线分岔线BLd的一部分。

[0452] 接着，形成覆盖第二导电性垫片112和第二配线111的第三层间绝缘膜113。

[0453] 之后，用光刻法对第三层间绝缘膜113刻画图案，以此如图44H所示地在第二配线111的大致中央形成第三通孔114，并且在第二导电性垫片112上形成第四通孔115。进而，在第三通孔114内、第四通孔115内分别形成第三导通插件116、第四导通插件117。第三导通插件116、第四导通插件117位于STI98的上方。

[0454] 接下来，在第三层间绝缘膜113上形成金属膜，并用光刻法对该金属膜刻画图案，以此如图44I所示地互相分离地形成多根第三配线118a、118b和多个第三导电性垫片119。

[0455] 第三导电性垫片119分别逐个地与第三导通插件116连接。另外，第三配线118a、118b具有大致S字形的第一类型和大致反S字形的第二类型。

[0456] 第三配线118a、118b构成将图42所示的存储晶体管MT的p型源极区域91彼此连接的源极分岔线SLd的一部分。

[0457] 第三配线118a、118b在彼此相邻的两个有源区域99，将每两个在倾斜方向上相邻的p型源极区域91彼此电连接。即，第三配线118a、118b，经由第四导通插件117、第二导电性垫片112、第一导通插件109、第一配线104a至104d及第一连接插件96，与两个p型源极区域91相连接。

[0458] 第三导电性垫片119经由第三导通插件116与H字状的第二配线111相连接，其配置在STI98的上方，并且该第三导电性垫片119被其周围的四个第三配线118a、118b包围。

[0459] 接着，形成覆盖第三导电性垫片119和第三配线118a、118b的第四层间绝缘膜120。

[0460] 之后，用光刻法对第四层间绝缘膜120刻画图案，以此如图44J所示地在作为源极分岔线SLd的第三配线118a、118b上形成第五通孔121。与此同时地，在电连接于位线分岔线BLd的第三导电性垫片119上形成第六通孔122。

[0461] 第六通孔122形成在各STI98的上方。与之相对，第五通孔121每隔一个重叠在STI98的上方。由此，在沿着字线WL1、选择线SGL的方向上，每隔一个STI98与第五通孔121、第六通孔122两者重叠，并且每隔一个STI98仅与第六通孔122重叠。

[0462] 这是为了将第六导通部122分成两组，该第六导通部122与用于对两个p型漏极区域93进行连接的多根位线分岔线BLd相连接。在第一组中，在STI98上隔开间隔地配置并且在其间夹有第五通孔21。在第二组中，在STI98上，在其间不存在第五通孔121。

[0463] 之后，在第五通孔121内、第六通孔122内分别形成第五导通插件123、第六导通插件124。

[0464] 其后，进行源线SL和位线BL的形成工序。

[0465] 首先，在第四层间绝缘膜120上形成金属膜，并用光刻法对该金属膜刻画图案，以此如图44K所示地互相分离着形成多根第一位线BL1和多个第四导电性垫片125、第五导电性垫片126。

[0466] 第一位线BL1配置在不与第五通孔122重叠的STI98的上方，由此经由第二组的第六导通插件124与作为漏极分岔线BLd的一部分的第二配线111电连接。

[0467] 另外，第四导电性垫片125形成在第一组的第六通孔122上，并且经由第六导通插件124与剩余的第二配线111电连接。进而，第五导电性垫片126经由第五导通插件123与作为源极分岔线SLd的第三配线118a、118b相连接。

[0468] 接着，形成覆盖第四导电性垫片125、第五导电性垫片126和第一位线BL1的第五层间绝缘膜127。

[0469] 之后，用光刻法对第五层间绝缘膜127刻画图案，以此如图44L所示地在第四导电性垫片125、第五导电性垫片126各自中央的上方，形成第七通孔128、第八通孔129。进而，在第七通孔128内、第八通孔129内分别形成第七导通插件130、第八导通插件131。

[0470] 由此，第七导通插件130通过第四导电性垫片125、第五导通插件123与第三配线(源极分岔线)118a、118b相连接。另外，第八导通插件131通过第五导电性垫片126、第六导通插件124、第三导电性垫片119及第三导通插件与第二配线(位线分岔线)111相连接。

[0471] 接下来，在第五层间绝缘膜127上形成金属膜，并用光刻法对该金属膜刻画图案，以此如图44M所示地相互分离地形成多根第二位线BL2、第六导电性垫片132。

[0472] 第二位线BL2在第一位线BL2的上方互相平行地形成，并且连接在其侧方的第八导通插件131上。

[0473] 第六导电性垫片132与未连接于第二位线BL2的第七导通插件130相连接，并通过其下方的第四导电性垫片125、第五导通插件123等与下方的p型源极区域91电连接。

[0474] 接着，形成覆盖第六导电性垫片132和第二位线BL2的第六层间绝缘膜137。之后，用光刻法对第六层间绝缘膜137刻画图案，以此如图44N所示地在第六导电性垫片132的各自的中央的上方形成第九通孔134。进而，在第九通孔134内分别形成第九导通插件135。

[0475] 接下来，在第六层间绝缘膜133上形成金属膜，并用光刻法对该金属膜刻画图案，以此如图44O所示地形成与配置在第二位线BL2之间的区域的第八导通插件135相连接的第七导电性垫片136。

[0476] 沿着第二位线BL2的延伸方向配置的各第七导电性垫片136，形成为交替地向其一侧的第二位线BL2和另一侧的第二位线BL2扩张的形状。

[0477] 接着，形成覆盖第七导电性垫片136的第七层间绝缘膜137。之后，用光刻法对第七层间绝缘膜137刻画图案，以此如图44P所示地在各第七导电性垫片133中靠近第二位线BL2的侧部上形成第十通孔138。进而，在第十通孔138内形成第十导通插件139。

[0478] 接下来，在第七层间绝缘膜137上形成金属膜，并用光刻法对该金属膜刻画图案，以此如图44Q所示地形成多根源线SL。源线SL与有源区域99平行地延伸，并且经由其下方的第十导通插件139、第七导电性垫片136、第五导通插件、第六导电性垫片、第七导通插件、第四导电性垫片125及第五导通插件与第三导电性垫片(源极分岔线)119相连接。

[0479] 另外，上述的各实施方式所示的电路只要等价即可，配线方向并不限定。

[0480] 以上的工序所形成的存储单元阵列成为如图42所示的电路，成为将存储晶体管MT的源极区域与源线SL相连接，并将选择晶体管ST的漏极区域与位线BL相连接的结构。

[0481] 以上说明的实施方式只不过是作为典型例而举出的，组合各构成要素或者其变形及变化对本领域的技术人员来说是显而易见的，显然只要是本领域的技术人员，在不脱离本发明的原理及权利要求书记载的发明的范围的情况下，能够对上述的实施方式进行各种变形。