脉冲输出电路

摘要

本发明公开一种脉冲输出电路，包含具有相同的通道类型的一第一、一第二、一第三，以及一第四晶体管。第一晶体管的第一电极与栅极皆用来接收信号。第二晶体管的第一电极耦接至第一晶体管的第二电极，第二晶体管的第二电极与栅极皆用来接收信号。第三晶体管的第一电极用来接收信号，第三晶体管的栅极耦接至第一晶体管的第二电极。第四晶体管的第一电极耦接至第三晶体管的第二电极，第四晶体管的第二电极与栅极皆用来接收信号。脉冲输出电路根据各晶体管所接收的信号，通过第四晶体管的第一电极产生脉冲信号。

权利要求

1.一种脉冲输出电路，其特征在于，包含：

一第一晶体管，包含：一第一电极，用来接收一第一信号；一第二电极；以及一栅极，用来接收一第二信号；

一第二晶体管，包含：一第一电极，耦接至该第一晶体管的该第二电极；一第二电极，用来接收一第三信号；以及一栅极，用来接收一第四信号；

一第三晶体管，包含：一第一电极，用来接收一第五信号；一第二电极；以及一栅极，耦接至该第一晶体管的该第二电极；以及一第四晶体管，包含：一第一电极，耦接至该第三晶体管的该第二电极，用来产生一脉冲信号；一第二电极，用来接收一第六信号；以及一栅极，用来接收该第四信号；

其中该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管具有相同的通道类型；

其中该脉冲输出电路根据该第一信号、该第二信号、该第三信号、该第四信号、该第五信号与该第六信号，产生该脉冲信号。

2.根据权利要求1所述的脉冲输出电路出电路，其特征在于，另包含：

一电容，包含：一第一端，耦接至该第三晶体管的该栅极；以及一第二端，耦接至该第三晶体管的该第二电极。

3.根据权利要求1所述的脉冲输出电路出电路，其特征在于，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管皆为N型金属氧化物半导体晶体管。

4.根据权利要求3所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一高电压，该第二信号为一时钟脉冲信号，该第三信号与该第六信号皆为一低电压，该第四信号为一输入信号；

其中当该输入信号为一正脉冲时，该脉冲输出电路同时产生该脉冲信号，该脉冲信号为一负脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

5.根据权利要求3所述的脉冲输出电路出电路，其特征在于，另包含：

一第五晶体管，包含：一第一电极，用来接收一第七信号；一第二电极；以及一栅极，用来接收一第八信号；以及一第六晶体管，包含：一第一电极，耦接于该第五晶体管的该第二电极，用来产生该第四信号；一第二电极，用来接收一第十信号；以及一栅极，用来接收一第九信号；其中该第五晶体管与该第六晶体管皆为N型金属氧化物半导体晶体管。

6.根据权利要求5所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一高电压，该第二信号与该第九信号皆为一时钟脉冲信号，该第三信号、该第六信号与该第十信号皆为一低电压，该第七信号为与该时钟脉冲信号反相的一反相时钟脉冲信号，该第八信号为一输入信号；

其中当该输入信号为一正脉冲时，该脉冲输出电路产生该脉冲信号，该脉冲信号为一负脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

7.根据权利要求3所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一高电压，该第二信号为一输入信号，该第三信号与该第六信号皆为一低电压，该第四信号为一时钟脉冲信号；

其中当该输入信号为一正脉冲时，该脉冲输出电路产生该脉冲信号，该脉冲信号也为一正脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

8.根据权利要求3所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一时钟脉冲信号，该第二信号为一输入信号，该第三信号与该第六信号皆为一低电压，该第四信号为与该时钟脉冲信号反相的一反相时钟脉冲信号；

其中当该输入信号为一正脉冲时，该脉冲输出电路同时产生该脉冲信号，该脉冲信号也为一正脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

9.如根据权利要求3所述的脉冲输出电路出电路，其特征在于，该第一信号为一时钟脉冲信号，该第五信号为一高电压，该第二信号为一输入信号，该第三信号与该第六信号皆为一低电压，该第四信号为与该时钟脉冲信号反相的一反相时钟脉冲信号；

其中当该输入信号为一正脉冲时，该脉冲输出电路产生该脉冲信号，该脉冲信号也为一正脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

10.根据权利要求3所述的脉冲输出电路出电路，其特征在于，该第一信号、该第三信号、该第五信号与该第六信号皆为一时钟脉冲信号，该第二信号为一输入信号，该第四信号为与该时钟脉冲信号反相的一反相时钟脉冲信号；

其中当该输入信号为一正脉冲时，该脉冲输出电路同时产生该脉冲信号，该脉冲信号也为一正脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

11.根据权利要求1所述的脉冲输出电路出电路，其特征在于，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管皆为P型金属氧化物半导体晶体管。

12.根据权利要求11所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一低电压，该第二信号为一时钟脉冲信号，该第三信号与该第六信号皆为一高电压，该第四信号为一输入信号；

其中当该输入信号为一负脉冲时，该脉冲输出电路产生该脉冲信号，该脉冲信号为一正脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

13.根据权利要求11所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一低电压，该第二信号为一输入信号，该第三信号与该第六信号皆为一高电压，该第四信号为一时钟脉冲信号；

其中当该输入信号为一负脉冲时，该脉冲输出电路产生该脉冲信号，该脉冲信号也为一负脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

说明书

脉冲输出电路

技术领域

[0001] 本发明涉及一种脉冲输出电路，更明确地说，有关于一种可节省功耗与电路面积的脉冲输出电路。

背景技术

[0002] 在有机发光二极管(OLED)显示器中，当薄膜晶体管驱动OLED像素时，补偿电路须提供补偿电压给薄膜晶体管，以使OLED像素可显示正确的亮度。由于补偿电路根据一输入信号与一脉冲信号，来产生补偿电压，因此在OLED显示器中，设有一脉冲输出电路，以提供补偿电路所需的脉冲信号。

[0003] 请参考图1。图1为说明现有技术的脉冲输出电路100的电路图。脉冲输出电路100用来依据输入信号SIN，产生一脉冲信号SP。脉冲输出电路100包含晶体管Q1与Q2。晶体管Q1与Q2皆为N型金属氧化物半导体(N-type channel metal oxide semiconductor，NMOS)晶体管。晶体管Q1与Q2皆具有一漏极(D)、一源极(S)，以及一栅极(G)。晶体管Q2的驱动能力被设计成较晶体管Q1的驱动能力为佳。晶体管Q1的漏极接收电压源VDD所提供的高电压VDD，晶体管Q1的栅极耦接于晶体管Q1的漏极，并接收高电压VDD。由于晶体管Q1的栅极接收电压源VDD所提供的高电压VDD，因此晶体管Q1随时保持导通。晶体管Q2的漏极耦接于晶体管Q1的源极，晶体管Q2的栅极用来接收输入信号SIN，晶体管Q2的源极接收电压源VSS所提供的低电压VSS。

[0004] 当输入信号SIN为低电位时，晶体管Q2关闭。此时，由于晶体管Q1保持导通，因此电压源VDD通过晶体管Q1将晶体管Q1的源极上的电压拉升至高电位。当输入信号SIN为高电位时，晶体管Q2导通。此时，虽然晶体管Q1也为导通，然而由于晶体管Q2的驱动能力较晶体管Q1的驱动能力佳，因此电压源VSS通过晶体管Q2可将晶体管Q2的漏极上的电压拉低至低电位。因此，由上述说明可知，当输入信号SIN具有一正脉冲时，脉冲输出电路100通过Q1的源极与晶体管Q2的漏极，产生一负脉冲的脉冲信号SP(如图1所示)。

[0005] 然而，为了确保当晶体管Q2导通时可将晶体管Q2的漏极上的电压拉低至低电位，晶体管Q2的驱动能力必须被设计成远较晶体管Q1佳。换句话说，晶体管Q2的宽长比须被设计成远大于晶体管Q1的宽长比。如此，造成晶体管Q2占据太多电路面积。另外，由于当输入信号SIN为高电位时，晶体管Q1与Q2同时导通，因此在脉冲输出电路100中，会产生漏电流ILEAK从高电压源VDD通过晶体管Q1与Q2流至低电压源VSS，而浪费功耗。此外，脉冲输出电路100仅能提供与输入信号SIN完全反相的脉冲信号SP。然而，补偿电路所需的脉冲信号不一定是与输入信号SIN完全反相的脉冲信号SP。如此，造成补偿电路无法产生适当的补偿电压，而导致OLED像素无法显示正确的亮度。

发明内容

[0006] 本发明提供一种脉冲输出电路。该脉冲输出电路包含一第一晶体管、一第二晶体管、一第三晶体管，以及一第四晶体管。该第一晶体管包含一第一电极、一第二电极，以及一栅极。该第一晶体管的该第一电极用来接收一第一信号。该第一晶体管的该栅极用来接收一第二信号。该第二晶体管包含一第一电极、一第二电极，以及一栅极。该第二晶体管的该第一电极耦接至该第一晶体管的该第二电极。该第二晶体管的该第二电极用来接收一第三信号。该第二晶体管的该栅极用来接收一第四信号。该第三晶体管包含一第一电极、一第二电极，以及一栅极。该第三晶体管的该第一电极用来接收一第五信号。该第三晶体管的该栅极耦接至该第一晶体管的该第二电极。该第四晶体管包含一第一电极、一第二电极，以及一栅极。该第四晶体管的该第一电极耦接至该第三晶体管的该第二电极。该第四晶体管的该第一电极用来产生一脉冲信号。该第四晶体管的该第二电极用来接收一第六信号。该第四晶体管的该栅极用来接收该第四信号。该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管具有相同的通道类型。该脉冲输出电路根据该第一信号、该第二信号、该第三信号、该第四信号、该第五信号与该第六信号，产生该脉冲信号。

附图说明

[0007] 图1为说明现有技术的脉冲输出电路的电路图；

[0008] 图2为说明本发明第一实施例的脉冲输出电路的电路图；

[0009] 图3为说明根据第一种设定，本发明第一实施例的脉冲输出电路的工作原理的示意图；

[0010] 图4为说明根据第二种设定，本发明第一实施例的脉冲输出电路的工作原理的示意图；

[0011] 图5为说明根据第三种设定，本发明第一实施例的脉冲输出电路的工作原理的示意图；

[0012] 图6为说明根据第四种设定，本发明第一实施例的脉冲输出电路的工作原理的示意图；

[0013] 图7为说明根据第五种设定，本发明第一实施例的脉冲输出电路的工作原理的示意图；

[0014] 图8为说明本发明第二实施例的脉冲输出电路的电路图；

[0015] 图9为说明根据第一种设定，本发明第二实施例的脉冲输出电路的工作原理的示意图；

[0016] 图10为说明本发明第三实施例的脉冲输出电路的电路图；

[0017] 图11为说明根据第一种设定，本发明第三实施例的脉冲输出电路的工作原理的示意图；

[0018] 图12为说明根据第二种设定，本发明第三实施例的脉冲输出电路的工作原理的示意图。

[0019] 其中，附图标记

[0020] 1、2 端点 100、200、800、1000 脉冲输出电路[0021] D 漏极 G 栅极

[0022] ILEAK 漏电流 Q1～Q6 晶体管

[0023] S 源极 S1～S10 信号

[0024] SCLK 时钟脉冲信号 SIN 输入信号

[0025] SP 脉冲信号 SXCLK 反相时钟脉冲信号

[0026] T1～T4 时段 TDELAY 延迟时间

[0027] VC1、VS3、VG3、VDD、VSS 电压

具体实施方式

[0028] 请参考图2。图2为本发明第一实施例的脉冲输出电路200的电路图。脉冲输出电路200用来依据信号S1、S2、S3、S4、S5与S6，产生一脉冲信号SP。脉冲输出电路200包含晶体管Q1～Q4与一电容C1。晶体管Q1～Q4皆具有相同的通道类型，可以减少脉冲输出电路在制造中所需的掩膜数目。例如在图2中，晶体管Q1～Q4皆为N型金属氧化物半导体(N-type channel metal oxide semiconductor，NMOS)晶体管。晶体管Q1～Q4皆包含一漏极(D)、一源极(S)，以及一栅极(G)。晶体管Q1～Q4与电容C1之间的耦接关系如图2所示，晶体管Q1的漏极接收信号S1，晶体管Q1的栅极接收信号S2。晶体管Q2的漏极耦接至晶体管Q1的源极，晶体管Q2的栅极接收信号S4，晶体管Q2的源极接收信号S3。晶体管Q3的漏极接收信号S5，晶体管Q3的栅极耦接至晶体管Q1的源极，晶体管Q3的源极用来产生脉冲信号SP。晶体管Q4的漏极耦接至晶体管Q3的源极，晶体管Q4的栅极耦接至晶体管Q2的栅极，并接收信号S4，晶体管Q4的源极接收信号S6。晶体管Q3的源极(或晶体管Q4的漏极)输出脉冲信号SP。电容C1包含第一端(1)与第二端(2)，电容C1的第一端耦接至晶体管Q1的源极与晶体管Q3的栅极。此外，在图2中，VG3表示晶体管Q3的栅极电压，VS3表示晶体管Q3的源极电压，VC1表示电容C1的跨压。

[0029] 图3为说明根据第一种设定，本发明的脉冲输出电路200的工作原理的示意图。如图3所示，在脉冲输出电路200中，根据第一种设定，信号S1与S5为电压源VDD所提供的高电压VDD；信号S3与S6为电压源VSS所提供的低电压VSS；信号S2为一时钟脉冲信号SCLK；且信号S4为一输入信号SIN。以下将说明当输入信号SIN为一正脉冲时，脉冲输出电路200产生负脉冲的脉冲信号SP的工作原理。

[0030] 请参考图3所示的时段T1～T3中，根据第一种设定，脉冲输出电路200的信号的波形。在时段T1中，时钟脉冲信号SCLK处于高电位且输入信号SIN处于低电位。此时，晶体管Q1导通且晶体管Q2与Q4关闭。电压源VDD通过晶体管Q1将晶体管Q3的栅极电压VG3拉至高电位，而使得晶体管Q3导通。如此，电压源VDD通过晶体管Q3将晶体管Q3的源极电压VS3拉至高电位。此外，电压源VDD通过晶体管Q1对电容C1充电，以使电容储存电压VC1。如此，当源极电压VS3上升至较高的电位时，通过电容C1所储存的电压VC1，可提升栅极电压VG3的电位。换句话说，当源极电压VS3上升至较高的电位时，晶体管Q3的栅极-源极电压差VGS3仍可保持大于晶体管Q3的临界电压VTH3，而使得晶体管Q3保持完全导通。因此电压源VDD可通过晶体管Q3将源极电压VS3的电位提升至高电压VDD的电位。在时段T2中，时钟脉冲信号SCLK处于低电位且输入信号SIN处于高电位。此时，晶体管Q1关闭且晶体管Q2与Q4导通。电压源VSS通过晶体管Q2将晶体管Q3的栅极电压VG3拉至低电位，而使得晶体管Q3关闭，电压源VSS通过晶体管Q4将晶体管Q3的源极电压VS3拉至低电位。在时段T3中，时钟脉冲信号SCLK处于高电位且输入信号SIN处于低电位。此时，与时段T1的情况类似，晶体管Q1导通且晶体管Q2与Q4关闭。如此，电压源VDD通过晶体管Q3将晶体管Q3的源极电压VS3拉至高电位。

[0031] 因此，由上述说明可知，当输入信号SIN为一正脉冲时，脉冲输出电路200同时通过晶体管Q3的源极(或晶体管Q4的漏极)输出负脉冲的脉冲信号SP。此外，由图3的时段T2可看出，当时钟脉冲信号SCLK处于低电位的时间减少时，脉冲信号SP的脉冲宽度也随之减少。换句话说，脉冲输出电路200依据时钟脉冲信号SCLK，调整脉冲信号SP的脉冲宽度。此外，相较于现有技术的脉冲输出电路100，在脉冲输出电路200中，由于晶体管Q1与Q2不同时导通，且晶体管Q3与Q4不同时导通，因此可避免于电压源VDD与VSS之间产生漏电路径，如此，可减少浪费功耗。此外，晶体管Q1～Q4皆不需较强的驱动能力，因此可节省晶体管Q1～Q4所需的电路面积。

[0032] 另外，在图3的时段T4中，输入信号SIN处于低电位且时钟脉冲信号SCLK也处于低电位，而使得晶体管Q1、Q2、Q4皆关闭。此时，电容C1作为一稳压电容来稳定晶体管Q3的栅极电压VG3，以维持晶体管Q3的栅极-源极电压差VGS3大于晶体管Q3的临界电压VTH3。如此，晶体管Q3保持导通，使得电压源VDD可通过晶体管Q3，维持源极电压VS3处于高电位。此外，时钟脉冲信号SCLK的切换会通过晶体管Q1的栅极与源极之间的寄生电容耦合至栅极电压VG3，而导致栅极电压VG3不稳定。然而，通过设计电容C1的电容值相对于晶体管Q1的寄生电容的电容值的比例，即可明显地减少时钟脉冲信号SCLK于切换时对栅极电压VG3所造成的影响。值得注意的是，由于晶体管Q3的栅极与源极之间具有一寄生电容，因此通过适当地设计晶体管Q3的寄生电容的电容值，即可使晶体管Q3的寄生电容与电容C1具有相同的作用。换句话说，通过设计晶体管Q3，亦可省略在图2中的电容C1。

[0033] 请参考图4。图4为说明根据第二种设定，本发明的脉冲输出电路200的工作原理的示意图。如图4所示，在脉冲输出电路200中，根据第二种设定，信号S1与S5为电压源VDD所提供的高电压VDD；信号S3与S6为电压源VSS所提供的低电压VSS；信号S4为时钟脉冲信号SCLK；且信号S2为一输入信号SIN。以下将说明当输入信号SIN为一正脉冲时，脉冲输出电路200产生正脉冲的脉冲信号SP的工作原理。

[0034] 请参考图4所示的时段T1～T3中，根据第二种设定，脉冲输出电路200的信号的波形。在时段T1中，时钟脉冲信号SCLK处于高电位且输入信号SIN处于低电位。此时，晶体管Q1关闭且晶体管Q2与Q4导通。电压源VSS通过晶体管Q2将晶体管Q3的栅极电压VG3拉至低电位，而使得晶体管Q3关闭，电压源VSS通过晶体管Q4将晶体管Q3的源极电压VS3拉至低电位。在时段T2中，时钟脉冲信号SCLK处于低电位且输入信号SIN处于高电位，此时，晶体管Q1导通且晶体管Q2与Q4关闭。电压源VDD通过晶体管Q1将晶体管Q3的栅极电压VG3拉至高电位，而使得晶体管Q3导通。如此，电压源VDD通过晶体管Q3将晶体管Q3的源极电压VS3拉至高电位。在时段T3中，时钟脉冲信号SCLK处于高电位且输入信号SIN处于低电位。此时，与时段T1的情况类似，晶体管Q1关闭且晶体管Q2与Q4导通。电压源VSS通过晶体管Q2将晶体管Q3的栅极电压VG3拉至低电位，而使得晶体管Q3关闭，电压源VSS通过晶体管Q4将晶体管Q3的源极电压VS3拉至低电位。

[0035] 因此，由上述说明可知，在根据第二种设定的脉冲输出电路200中，当输入信号SIN为一正脉冲时，脉冲输出电路200同时通过晶体管Q3的源极(或晶体管Q4的漏极)输出正脉冲的脉冲信号SP。此外，由图4的时段T2可看出，当时钟脉冲信号SCLK处于低电位的时间减少时，脉冲信号SP的脉冲宽度也随之减少。换句话说，脉冲输出电路200依据时钟脉冲信号SCLK，调整脉冲信号SP的脉冲宽度。

[0036] 此外，在根据第一种设定或第二种设定的脉冲输出电路200中，晶体管Q1与Q2不同时导通，且晶体管Q3与Q4不同时导通。因此相较现有技术的脉冲输出电路100，在脉冲输出电路200中，可避免于电压源VDD与VSS之间产生漏电路径，而减少浪费功耗。此外，晶体管Q1～Q4皆不需较强的驱动能力，因此可节省晶体管Q1～Q4所需的电路面积。

[0037] 请参考图5。图5为说明根据第三种设定，本发明的脉冲输出电路200的工作原理的示意图。如图5所示，在脉冲输出电路200中，根据第三种设定，信号S1与S5为时钟脉冲信号SCLK；信号S3与S6为电压源VSS所提供的低电压VSS；信号S4为反相于时钟脉冲信号SCLK的一反相时钟脉冲信号SXCLK；且信号S2为输入信号SIN。以下将说明当输入信号SIN为一正脉冲时，脉冲输出电路200产生正脉冲的脉冲信号SP的工作原理。

[0038] 请参考图5所示的时段T1～T3中，根据第三种设定，脉冲输出电路200的信号的波形。在时段T1中，时钟脉冲信号SCLK处于低电位，反相时钟脉冲信号SXCLK处于高电位，且输入信号SIN处于低电位。此时，晶体管Q1关闭且晶体管Q2与Q4导通。电压源VSS通过晶体管Q2将晶体管Q3的栅极电压VG3拉至低电位，而使得晶体管Q3关闭，电压源VSS通过晶体管Q4将晶体管Q3的源极电压VS3拉至低电位。在时段T2中，时钟脉冲信号SCLK处于高电位，反相时钟脉冲信号SXCLK处于低电位，且输入信号SIN处于高电位。此时，晶体管Q1导通且晶体管Q2与Q4关闭。高电位的时钟脉冲信号SCLK通过晶体管Q1将晶体管Q3的栅极电压VG3拉至高电位，而使得晶体管Q3导通。如此，高电位的时钟脉冲信号SCLK通过晶体管Q3将晶体管Q3的源极电压VS3拉至高电位。在时段T3中，时钟脉冲信号SCLK处于低电位，反相时钟脉冲信号SXCLK处于高电位，且输入信号SIN处于高电位。此时，晶体管Q1、Q2、Q4导通。电压源VSS通过晶体管Q2将晶体管Q3的栅极电压VG3拉至低电位，而使得晶体管Q3关闭，电压源VSS通过晶体管Q4将晶体管Q3的源极电压VS3拉至低电位。值得注意的是，虽然此时晶体管Q1、Q2与Q4同时导通，然而由于此时时钟脉冲信号SCLK处于低电位，因此可避免晶体管Q1与Q2(或Q4)形成漏电路径。

[0039] 由上述说明可知，在根据第三种设定的脉冲输出电路200中，当输入信号SIN为一正脉冲时，脉冲输出电路200通过晶体管Q3的源极(或晶体管Q4的漏极)输出正脉冲的脉冲信号SP。此外，由图5的时段T2与T3可看出，脉冲输出电路200所产生的脉冲信号SP的脉冲宽度可与输入信号SIN的脉冲宽度不同，且脉冲输出电路200依据时钟脉冲信号SCLK，调整脉冲信号SP的脉冲宽度。另外，相较于图4的第二种设定，根据图5的第三种设定的脉冲输出电路200不需要高电压VDD，因此可减少电源线，以降低脉冲输出电路200的成本。

[0040] 请参考图6。图6为说明根据第四种设定，本发明的脉冲输出电路200的工作原理的示意图。如图6所示，在脉冲输出电路200中，根据第四种设定，信号S1为时钟脉冲信号SCLK；信号S5为电压源VDD所提供的高电压VDD。信号S3与S6为电压源VSS所提供的低电压VSS；信号S4为反相于时钟脉冲信号SCLK的一反相时钟脉冲信号SXCLK；且信号S2为一输入信号SIN。图6所说明的根据第四种设定的脉冲输出电路200的工作原理与图5所说明的工作原理类似，故不再赘述。由图6可看出，在根据第四种设定的脉冲输出电路200中，当输入信号SIN为一正脉冲时，脉冲输出电路200通过晶体管Q3的源极(或晶体管Q4的漏极)输出正脉冲的脉冲信号SP。此外，由图6的时段T2与T3可看出，脉冲输出电路200所产生的脉冲信号SP的脉冲宽度可与输入信号SIN的脉冲宽度不同，且脉冲输出电路200系依据时钟脉冲信号SCLK，调整脉冲信号SP的脉冲宽度。

[0041] 请参考图7。图7为说明根据第五种设定，本发明的脉冲输出电路200的工作原理的示意图。如图7所示，在脉冲输出电路200中，根据第五种设定，信号S1、S3、S5与S6皆为时钟脉冲信号SCLK；信号S4为反相于时钟脉冲信号SCLK的一反相时钟脉冲信号SXCLK；且信号S2为一输入信号SIN。以下将说明当输入信号SIN为一正脉冲时，脉冲输出电路200产生正脉冲的脉冲信号SP的工作原理。

[0042] 请参考图7所示的时段T1～T3中，根据第五种设定，脉冲输出电路200的信号的波形。在时段T1中，时钟脉冲信号SCLK处于低电位，反相时钟脉冲信号SXCLK处于高电位，且输入信号SIN处于低电位。此时，晶体管Q1关闭且晶体管Q2与Q4导通。低电位的时钟脉冲信号SCLK通过晶体管Q2将晶体管Q3的栅极电压VG3拉至低电位，而使得晶体管Q3关闭。低电位的时钟脉冲信号SCLK通过晶体管Q4将晶体管Q3的源极电压VS3拉至低电位。在时段T2中，时钟脉冲信号SCLK处于高电位，反相时钟脉冲信号SXCLK处于低电位，且输入信号SIN处于高电位。此时，晶体管Q1导通且晶体管Q2与Q4关闭。高电位的时钟脉冲信号SCLK通过晶体管Q1将晶体管Q3的栅极电压VG3拉至高电位，而使得晶体管Q3导通。如此，高电位的时钟脉冲信号SCLK通过晶体管Q3将晶体管Q3的源极电压VS3拉至高电位。在时段T3中，时钟脉冲信号SCLK处于低电位，反相时钟脉冲信号SXCLK处于高电位，且输入信号SIN处于高电位。此时，晶体管Q1、Q2、Q4导通。低电位的时钟脉冲信号SCLK通过晶体管Q2将晶体管Q3的栅极电压VG3拉至低电位，而使得晶体管Q3关闭，低电位的时钟脉冲信号SCLK通过晶体管Q4将晶体管Q3的源极电压VS3拉至低电位。值得注意的是，虽然此时晶体管Q1、Q2与Q4同时导通，然而信号S1与S3皆为低电位的时钟脉冲信号SCLK，因此可避免晶体管Q1与Q2(或Q4)形成漏电路径。

[0043] 由上述说明可知，在根据第五种设定的脉冲输出电路200中，当输入信号SIN为一正脉冲时，脉冲输出电路200通过晶体管Q3的源极(或晶体管Q4的漏极)输出正脉冲的脉冲信号SP。此外，由图7的时段T2与T3可看出，脉冲输出电路200所产生的脉冲信号SP的脉冲宽度可与输入信号SIN的脉冲宽度不同，且脉冲输出电路200系依据时钟脉冲信号SCLK，调整脉冲信号SP的脉冲宽度。另外，相较于图4的第二种设定，根据图7的第五种设定的脉冲输出电路200不需要高电压VDD与低电压VSS，因此可减少电源线，以降低脉冲输出电路200的成本。

[0044] 请参考图8。图8为说明本发明第二实施例的脉冲输出电路800的电路图。相较于脉冲输出电路200，脉冲输出电路800另包含晶体管Q5与Q6。晶体管Q5与Q6皆为NMOS晶体管。晶体管Q1～Q6与电容C1之间的耦接关系如图8所示，晶体管Q1的漏极接收信号S1，晶体管Q1的栅极接收信号S2。晶体管Q2的漏极耦接至晶体管Q1的源极，晶体管Q2的栅极接收信号S4，晶体管Q2的源极接收信号S3。晶体管Q3的漏极接收信号S5，晶体管Q3的栅极耦接至晶体管Q1的源极，晶体管Q3的源极用来产生脉冲信号SP。晶体管Q4的漏极耦接至晶体管Q3的源极，晶体管Q4的栅极耦接至晶体管Q2的栅极，并接收信号S4，晶体管Q4的源极接收信号S6。晶体管Q3的源极(或晶体管Q4的漏极)输出脉冲信号SP。电容C1的第一端耦接至晶体管Q1的源极与晶体管Q3的栅极。晶体管Q5的漏极接收信号S7，晶体管Q5的栅极接收信号S8。晶体管Q6的漏极耦接至晶体管Q5的源极，晶体管Q6的栅极接收信号S9，晶体管Q6的源极接收信号S10。晶体管Q6的漏极(或晶体管Q5的源极)输出信号S4。

[0045] 请参考图9。图9为说明根据第一种设定，本发明的脉冲输出电路800的工作原理的示意图。如图9所示，在脉冲输出电路800中，根据第一种设定，信号S1与S5皆为电压源VDD所提供的高电压VDD；信号S3、S6与S10皆为电压源VSS所提供的低电压VSS；信号S2与S9皆为时钟脉冲信号SCLK；信号S7为反相于时钟脉冲信号SCLK的一反相时钟脉冲信号SXCLK；且信号S8为输入信号SIN。以下将说明当输入信号SIN为一正脉冲时，脉冲输出电路800产生负脉冲的脉冲信号SP的工作原理。

[0046] 请参考图9所示的时段T1～T4中，根据第一种设定，脉冲输出电路800的信号的波形。设初始时晶体管Q3的源极电压VS3处于高电位。在时段T1中，时钟脉冲信号SCLK处于低电位，反相时钟脉冲信号SXCLK处于高电位，且输入信号SIN处于低电位。此时，晶体管Q1、Q5与Q6关闭。由于电容C1稳定晶体管Q3的栅极电压VG3，以维持晶体管Q3的栅极-源极电压差VGS3大于晶体管Q3的临界电压VTH3。因此晶体管Q3导通。如此，电压源VDD通过晶体管Q3，可维持源极电压VS3处于高电位。在时段T2中，时钟脉冲信号SCLK处于高电位，反相时钟脉冲信号SXCLK处于低电位，且输入信号SIN处于高电位。此时，晶体管Q1、Q5与Q6导通。电压源VSS与低电位的反相时钟脉冲信号SXCLK分别通过晶体管Q6与Q5将信号S4拉至低电位，因此晶体管Q2与Q4关闭。电压源VDD通过晶体管Q1提升栅极电压VG3至高电位，而使得晶体管Q3保持导通。如此，电压源VDD通过晶体管Q3，维持源极电压VS3处于高电位。在时段T3中，时钟脉冲信号SCLK处于低电位，反相时钟脉冲信号SXCLK处于高电位，且输入信号SIN处于高电位。此时，晶体管Q5导通，晶体管Q1与Q6关闭。高电位的反相时钟脉冲信号SXCLK通过晶体管Q5将信号S4拉至高电位，而使得晶体管Q2与Q4导通。电压源VSS通过晶体管Q2将栅极电压VG3拉至低电位，使得晶体管Q3关闭，且电压源VSS通过晶体管Q4将源极电压VS3拉至低电位。在时段T4中，时钟脉冲信号SCLK处于高电位，反相时钟脉冲信号SXCLK处于低电位，且输入信号SIN处于低电位。此时，晶体管Q1与Q6导通，晶体管Q5关闭。电压源VSS通过晶体管Q6将信号S4拉至低电位，因此，晶体管Q2与Q4关闭。电压源VDD通过晶体管Q1将栅极电压VG3拉至高电位，使得晶体管Q3导通。如此，电压源VDD通过晶体管Q3，维持源极电压VS3处于高电位。

[0047] 由上述说明可知，在根据第一种设定的脉冲输出电路800中，当输入信号SIN为一正脉冲时，脉冲输出电路800通过晶体管Q3的源极(或晶体管Q4的漏极)输出负脉冲的脉冲信号SP。此外，由图9的时段T2与T3可看出，脉冲输出电路800所产生的脉冲信号SP的脉冲宽度可与输入信号SIN的脉冲宽度不同，且脉冲输出电路800可依据时钟脉冲信号SCLK，调整脉冲信号SP的脉冲宽度。除此之外，相较于脉冲输出电路200，当输出信号SIN上升至高电位之后，经过一延迟时间TD(如图9所示)，脉冲输出电路800才产生负脉冲的脉冲信号SP，且脉冲输出电路800可通过调整时钟脉冲信号SCLK，以调整延迟时间TD。换句话说，相较于脉冲输出电路200，脉冲输出电路800可通过调整时钟脉冲信号SCLK，以调整脉冲信号SP所产生的时机，提供给使用者设计上更大的弹性。

[0048] 请参考图10。图10为本发明第三实施例的脉冲输出电路1000的电路图。与脉冲输出电路200类似，脉冲输出电路1000用来依据信号S1、S2、S3、S4、S5与S6，产生一脉冲信号SP。不同的是，在脉冲输出电路1000中，晶体管Q1～Q4为P型金属氧化物半导体(P-type channel metal oxide semiconductor，PMOS)晶体管。在脉冲输出电路1000中，晶体管Q1的漏极接收信号S1，晶体管Q1的栅极接收信号S2。晶体管Q2的漏极耦接至晶体管Q1的源极，晶体管Q2的栅极接收信号S4，晶体管Q2的源极接收信号S3。晶体管Q3的漏极接收信号S5，晶体管Q3的栅极耦接至晶体管Q1的源极，晶体管Q3的源极用来产生脉冲信号SP。晶体管Q4的漏极耦接至晶体管Q3的源极，晶体管Q4的栅极耦接至晶体管Q2的栅极，并接收信号S4，晶体管Q4的源极接收信号S6。晶体管Q3的源极(或晶体管Q4的漏极)输出脉冲信号SP。电容C1的第一端耦接至晶体管Q1的源极与晶体管Q3的栅极。

[0049] 图11为说明根据第一种设定，本发明的脉冲输出电路1000的工作原理的示意图。如图11所示，在脉冲输出电路1000中，根据第一种设定，信号S1与S5为电压源VSS所提供的低电压VSS；信号S3与S6为电压源VDD所提供的高电压VDD；信号S2为时钟脉冲信号SCLK；
且信号S4为输入信号SIN。如图11所示，当输入信号SIN为一负脉冲时，脉冲输出电路1000产生正脉冲的脉冲信号SP，其工作原理与图3的说明类似，故不再赘述。由图11的时段T2可看出，当时钟脉冲信号SCLK处于高电位的时间减少时，脉冲信号SP的脉冲宽度也随之减少。换句话说，脉冲输出电路1000依据时钟脉冲信号SCLK，调整脉冲信号SP的脉冲宽度。

[0050] 图12为说明根据第二种设定，本发明的脉冲输出电路1000的工作原理的示意图。如图12所示，在脉冲输出电路1000中，根据第二种设定，信号S1与S5为电压源VSS所提供的低电压VSS；信号S3与S6为电压源VDD所提供的高电压VDD；信号S4为时钟脉冲信号SCLK；
且信号S2为输入信号SIN。如图12所示，当输入信号SIN为一负脉冲时，脉冲输出电路1000产生负脉冲的脉冲信号SP，其工作原理与图4的说明类似，故不再赘述。由图12的时段T2可看出，当时钟脉冲信号SCLK处于高电位的时间减少时，脉冲信号SP的脉冲宽度也随之减少。换句话说，脉冲输出电路1000依据时钟脉冲信号SCLK，调整脉冲信号SP的脉冲宽度。

[0051] 综上所述，相较于现有技术的脉冲输出电路，在本发明所提供的脉冲输出电路中，可避免于电压源VDD与VSS之间产生漏电路径，以避免浪费功耗。此外，由于本发明的脉冲输出电路中的晶体管皆不需较强的驱动能力，因此可节省晶体管所需的电路面积。另外，通过调整晶体管各电极所接收的信号，可决定脉冲输出电路所产生的脉冲信号为正脉冲或负脉冲。通过时钟脉冲信号，可调整脉冲信号的脉冲宽度与产生的时机，如此，可提供给使用者设计上更大的弹性。

[0052] 当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。