应用于导电桥存储器的纳米金属插塞电极阵列的制作方法

摘要

本发明公开了一种应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，包括：在衬底上淀积金属，作为导电桥存储器的下电极，接着在下电极上制备一层绝缘材料；在绝缘材料上采用光刻方法制备金属插塞电极阵列的小孔，孔底部为在衬底上淀积的金属；采用无电化学镀的方法在小孔内填充金属；采用化学镀方法制作纳米尺寸的金属插塞电极阵列，作为导电桥存储器的金属离子源；淀积一层绝缘材料作为金属离子的扩散层；淀积金属，作为导电桥存储器的上电极；光刻、干法刻蚀顶部金属形成顶部电极图形；钝化开孔，引出电极，完成纳米尺寸金属插塞电极阵列的制作。本发明避免了溅射、电镀、CVD等传统小孔填充方法的小孔填充质量不好、成本高等缺陷。

权利要求

1.一种应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，其特征在于，该方法包括：a、在衬底上淀积金属，作为导电桥存储器的下电极，接着在下电极上制备一层绝缘材料；

b、在绝缘材料上，采用光刻方法制备金属插塞电极阵列的小孔，孔底部为在衬底上淀积的金属；

c、采用无电化学镀的方法在小孔内填充金属；

d、采用化学镀方法制作纳米尺寸的金属插塞电极阵列，作为导电桥存储器的金属离子源；

e、淀积一层绝缘材料作为金属离子的扩散层；

f、淀积金属，作为导电桥存储器的上电极；

g、光刻、干法刻蚀顶部金属形成顶部电极图形；

h、钝化开孔，引出电极，完成纳米尺寸金属插塞电极阵列的制作。

2.根据权利要求1所述的应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，其特征在于，步骤a中所述衬底是半导体材料衬底硅片或SOI片。

3.根据权利要求1所述的应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，其特征在于，步骤a中所述衬底上淀积作为下电极的金属是Al或W。

4.根据权利要求1所述的应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，其特征在于，步骤a中所述绝缘材料是氧化物、氮化物或硫化物，或者是由氧化物、氮化物、硫化物中的至少两种构成的混合物中的任一种。

5.根据权利要求1或4所述的应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，其特征在于，步骤a中所述在下电极上制备一层绝缘材料是采用溅射法、蒸发法、等离子体辅助淀积法、化学气相淀积法、金属有机物热分解法、激光辅助淀积法或热氧化方法。

6.根据权利要求1所述的应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，其特征在于，步骤b中所述金属插塞电极阵列小孔的直径在500nm以下。

7.根据权利要求1所述的应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，其特征在于，所述步骤c具体包括：首先将衬底在激活液中激活，而后放入恒温镀液中进行无电化学镀制备金属插塞电极，实现只在小孔内填充金属。

8.根据权利要求7所述的应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，其特征在于，所述在小孔内填充的金属是银或铜。

9.根据权利要求1所述的应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，其特征在于，所述步骤d具体包括：控制无电化学镀过程的相关参数使得插塞电极将孔填满；如果金属厚度控制较为困难导致金属厚度大于孔深，则采用化学机械抛光或者干法刻蚀将小孔之外的金属去掉，制作纳米尺寸的金属插塞电极阵列，作为导电桥存储器的金属离子源。

10.根据权利要求1所述的应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，其特征在于，所述步骤e中所述作为金属离子的扩散层的绝缘材料是SiO2，TiO2或Ta2O5。

说明书

应用于导电桥存储器的纳米金属插塞电极阵列的制作方法

技术领域

[0001] 本发明涉及微电子制造技术领域，特别涉及一种应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，并将其用在导电桥存储器的电极加热层的制备中。该方法避免了溅射、电镀、CVD等传统小孔填充方法的小孔填充质量不好、成本高等缺陷，在突破传统金属插塞电极制备成本高、过程复杂的限制，及提高导电桥存储器存储密度以及器件性能等方面具有很大的优越性。

背景技术

[0002] 导电桥(Conductive bridge RAM，CBRAM)是一种新型的存储器，适应了信息社会存储器高密度、低成本的要求。CBRAM是金属离子、氧离子等在上下电极加电压时扩散从而在绝缘介质中形成导电通道，实现导通。当施加反向电压时，导电通道被还原到金属电极中，导电通道消失，实现关断。从而达到实现开态、关态，进而实现存储功能的。为了达到存储器高密度的要求，制备小尺寸的金属插塞电极就成为最关键的工艺之一。这就涉及到纳米尺寸小孔的金属填充问题。

[0003] 目前，小孔填充的方法，主要有磁控溅射、电镀、CVD等，但是它们或多或少存在一些不足，比如磁控溅射以及其它溅射方法的小孔填充能力不强，CVD方法成本较高；电镀方法尽管成本低，但需要首先使用溅射方法制备一层金属种子层，而当小孔孔径缩小到一定尺度后，溅射制备的金属种子层难以达到均匀覆盖，进而会导致电镀结果不佳。为了克服这些纳米尺寸金属插塞电极制备的不足，寻找简单而低成本的制备纳米尺寸金属插塞电极阵列，并将其运用于CBRAM器件单元的制备中，隧提出了本发明。

发明内容

[0004] (一)要解决的技术问题

[0005] 本发明的目的是为了寻找一种应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，并且制备过程简单、成本低廉，实现高密度，并将其应用于导电桥存储器CBRAM电极加热层的制造中，突破传统金属插塞电极制备成本高、过程复杂的限制及提高器件性能等。

[0006] (二)技术方案

[0007] 为达到上述目的，本发明提供了一种应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，该方法包括：

[0008] a、在衬底上淀积金属，作为导电桥存储器的下电极，接着在下电极上制备一层绝缘材料；

[0009] b、在绝缘材料上，采用光刻方法制备金属插塞电极阵列的小孔，孔底部为在衬底上淀积的金属；

[0010] c、采用无电化学镀的方法在小孔内填充金属；

[0011] d、采用化学镀方法制作纳米尺寸的金属插塞电极阵列，作为导电桥存储器的金属离子源；

[0012] e、淀积一层绝缘材料作为金属离子的扩散层；

[0013] f、淀积金属，作为导电桥存储器的上电极；

[0014] g、光刻、干法刻蚀顶部金属形成顶部电极图形；

[0015] h、钝化开孔，引出电极，完成纳米尺寸金属插塞电极阵列的制作。

[0016] 上述方案中，步骤a中所述衬底是半导体材料衬底硅片或SOI片，或者所述衬底是导电桥存储器驱动电路。

[0017] 上述方案中，步骤a中所述衬底上淀积作为下电极的金属是Al、W或TiN。

[0018] 上述方案中，步骤a中所述绝缘材料是氧化物、氮化物或硫化物，或者是由氧化物、氮化物、硫化物中的至少两种构成的混合物中的任一种。

[0019] 上述方案中，步骤a中所述在下电极上制备一层绝缘材料是采用溅射法、蒸发法、等离子体辅助淀积法、化学气相淀积法、金属有机物热分解法、激光辅助淀积法或热氧化方法。

[0020] 上述方案中，步骤b中所述金属插塞电极阵列小孔的直径在500nm以下。

[0021] 上述方案中，所述步骤c具体包括：首先将衬底在激活液中激活，而后放入恒温镀液中进行无电化学镀制备金属插塞电极，实现只在小孔内填充金属。

[0022] 上述方案中，所述在金属插塞电极阵列小孔填充的金属是银或铜。

[0023] 上述方案中，所述步骤d具体包括：控制无电化学镀过程的相关参数使得插塞电极恰好将孔填满或近似填满；如果金属厚度控制较为困难导致金属厚度大于孔深，则采用化学机械抛光或者干法刻蚀将小孔之外的金属去掉，制作纳米尺寸的金属插塞电极阵列，作为导电桥存储器的金属离子源。

[0024] 上述方案中，所述步骤e中所述淀积的绝缘材料是SiO2，TiO2或Ta2O5。

[0025] (三)有益效果

[0026] 本发明提供的这种应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法，采用薄膜工艺、光刻工艺、无电化学镀小孔填充等工艺制备了纳米尺寸的金属插塞电极阵列。这种插塞电极阵列制备方法的特点在于：小孔填充质量好，成本低，密度高，制备方便，避免了使用溅射、电镀、CVD等技术小孔填充质量不好和成本高等不足。同时将其用于CBRAM电极加热层的制作中，方法简单，成本低廉，实现器件功能等。

附图说明

[0027] 图1是本发明提供的应用于导电桥存储器的纳米尺寸金属插塞电极阵列的制作方法流程图；

[0028] 图2是在衬底上淀积金属材料的示意图；

[0029] 图3是光刻+刻蚀形成顶部电极图形的示意图；

[0030] 图4是淀积绝缘材料的示意图；

[0031] 图5是光刻+刻蚀绝缘材料直到底部电极暴露为止的示意图；

[0032] 图6是采用无电化学镀的方法填充小孔的示意图；左图：控制化学镀相关参数使得金属插塞电极恰好或近似将孔填满；右图：金属厚度大于孔深的情况(可使用CMP或者其它方法将孔外的金属去掉)；

[0033] 图7是对图6中金属厚度大于孔深的情况，使用CMP或干法刻蚀去掉小孔之外的金属的示意图；

[0034] 图8是淀积一层绝缘材料作为金属离子的扩散层以及淀积金属作为顶部电极的示意图；

[0035] 图9是光刻+刻蚀形成顶部电极图形的示意图；

[0036] 图10是钝化开孔，引出电极，完成纳米尺寸金属插塞电极阵列的制备的示意图；

[0037] 图11是使用化学镀方法在硅衬底上制备的金属插塞电极的示意图；表明该方法是完全可行的。

具体实施方式

[0038] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

[0039] 本发明制作纳米尺寸的金属插塞电极阵列的过程如下：首先在半导体衬底上淀积一层金属，接着再淀积一层绝缘材料，然后采用任何可能的光刻方法在绝缘层上刻出金属插塞电极阵列的小孔；采用无电化学镀的方法填充小孔；通过控制无电化学镀的参数控制金属的厚度，使其恰好能填满小孔。如果金属厚度控制较为困难导致金属厚度大于孔深，则将采用化学机械抛光(CMP)或者干法刻蚀将小孔之外的金属去掉，制备出纳米尺寸的金属插塞电极阵列作为导电桥存储器CBRAM的电极加热层；接着淀积一层绝缘材料作为金属离子的扩散层，然后再淀积金属，钝化开孔，引出电极。

[0040] 本发明的方法，采用无电化学镀的方法制成纳米尺寸金属插塞电极阵列，并将其应用于CBRAM器件金属离子源的制备，从而避免了溅射、电镀、CVD等传统小孔填充方法的小孔填充质量不好和成本高等不足，并提高了器件性能。

[0041] 如图1所示，图1是本发明提供的纳米尺寸金属插塞电极阵列的制作方法流程图，该方法包括：

[0042] a、在衬底上淀积金属，作为导电桥存储器的下电极，接着在下电极上制备一层绝缘材料；

[0043] 所述衬底是半导体材料衬底硅片或SOI片，或者所述衬底是导电桥存储器驱动电路。所述衬底上淀积作为下电极的金属是Al、W或TiN。所述绝缘材料是氧化物、氮化物或硫化物，或者是由氧化物、氮化物、硫化物中的至少两种构成的混合物中的任一种。所述在下电极上制备一层绝缘材料是采用溅射法、蒸发法、等离子体辅助淀积法、化学气相淀积法、金属有机物热分解法、激光辅助淀积法或热氧化方法。

[0044] b、在绝缘材料上，采用光刻方法制备金属插塞电极阵列的小孔，孔底部为在衬底上淀积的金属；所述金属插塞电极阵列小孔的直径在500nm以下。

[0045] c、采用无电化学镀的方法在小孔内填充金属；具体包括：首先将衬底在激活液中激活，而后放入恒温镀液中进行无电化学镀制备金属插塞电极，实现只在小孔内填充金属。在金属插塞电极阵列小孔填充的金属是银或铜。

[0046] d、采用化学镀方法制作纳米尺寸的金属插塞电极阵列，作为导电桥存储器的金属离子源；具体包括：控制无电化学镀过程的相关参数使得插塞电极恰好将孔填满或近似填满；如果金属厚度控制较为困难导致金属厚度大于孔深，则采用化学机械抛光或者干法刻蚀将小孔之外的金属去掉，制作纳米尺寸的金属插塞电极阵列，作为导电桥存储器的金属离子源。

[0047] e、淀积一层绝缘材料作为金属离子的扩散层；淀积的绝缘材料是SiO2，TiO2或Ta2O5。

[0048] f、淀积金属，作为导电桥存储器的上电极；

[0049] g、光刻、干法刻蚀顶部金属形成顶部电极图形；

[0050] h、钝化开孔，引出电极，完成纳米尺寸金属插塞电极阵列的制作。

[0051] 图2至图11示出了本发明制作纳米尺寸金属插塞电极阵列的具体实施例，具体步骤如下：

[0052] 1、在衬底上淀积一层金属；

[0053] 2、采用薄膜制备工艺，再在其上制备绝缘材料二氧化硅；

[0054] 3、采用任何可能的光刻方法在绝缘材料上形成纳米尺寸的金属插塞电极阵列小孔；

[0055] 4、采用无电化学镀的方法填充小孔，形成金属插塞作为CBRAM的金属离子源；

[0056] 5、若金属厚度控制较为困难导致金属厚度大于孔深，则采用化学机械抛光(CMP)或者干法刻蚀去掉小孔之外的金属；

[0057] 6、用薄膜淀积工艺淀积绝缘材料或者任何可能的金属氧化物材料作为金属离子的扩散层，可以是SiO2，TiO2、Ta2O5等中的一种；淀积金属作为顶部电极材料；

[0058] 7、光刻+刻蚀形成顶部电极图形；

[0059] 8、钝化开孔，引出电极，制成导电桥存储器单元。

[0060] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。