对紧密间隔晶体管中接触等级的介电材料加以图案化的具有缩减厚度的蚀刻终止层

摘要

于双应力衬里方法中，中间蚀刻终止材料(234)可以基于等离子体辅助氧化工艺(250)而非通过沉积方式来设置，因此可以减少蚀刻终止材料(234)之对应厚度(234T)。如此一来，所造成的纵横比相较于习知策略较不明显，藉此减少与沉积相关之不规则，其中，该不规则可能转化成为明显的产率损失降低，尤其对于高度微缩之半导体器件(200)而言更为明显。

权利要求

1.一种制造半导体器件(200)的方法，包括下列步骤：在该半导体器件(200)的第一和第二晶体管(220A、220B)上方形成第一介电层(230)；

通过将该第一介电层(230)暴露于氧化等离子体环境(250)以便氧化该第一介电层(230)的表面(230S)，而至少在该第一晶体管(220A)上方的该第一介电层(230)上形成蚀刻终止层(234)；

将蚀刻指示物质(251)加入该蚀刻终止层(234)中；

去除位于该第二晶体管(220B)上方的该第一介电层(230)的部分；

在该第二晶体管(220B)上方和该蚀刻终止层(234)上形成第二介电层(240)；以及通过使用该蚀刻终止层(234)作为蚀刻终止而自该第一晶体管(220A)上方选择性地去除该第二介电层(240)，其中，在形成该第一介电层之前，进一步包括：

在该第一和第二晶体管(220A、220B)上方形成第三应力诱发层；

在该半导体器件上方形成图案化屏蔽层以覆盖该第一晶体管并曝露形成在该第二晶体管上方的该第三应力诱发层的至少第一部分；以及曝露该半导体器件至另一个氧化等离子体环境，以便氧化该至少该第一部分的至少表面部分。

2.如权利要求1所述的方法，其中，形成该第一介电层(230)的步骤包括沉积介电材料，其具有用以于该第一和第二晶体管(220A、220B)的沟道区(224)中诱发应变的内部应力等级。

3.如权利要求2所述的方法，其中，该第一介电层(230)的该介电材料包括具有内部拉张应力等级的氮化硅。

4.如权利要求3所述的方法，其中，该第二介电层(240)是以具有内部压缩应力等级的方式被沉积，以便在该第二晶体管(220B)的沟道区(224)诱发压缩应变。

5.如权利要求1所述的方法，其中，该氧化等离子体环境(250)施加于约400℃或更少的工艺温度。

6.如权利要求1所述的方法，其中，该蚀刻指示物质(251)是通过执行等离子体处理而加入。

7.如权利要求1所述韵方法，其中，该蚀刻指示物质(251)是通过执行离子注入工艺而加入。

8.一种制造半导体器件的方法，包括下列步骤：

在多个第一晶体管(220A)和多个第二晶体管(220B)上方沉积第一应力诱发层(230)；

氧化该第一应力诱发层(230)韵表面部分(230S)以便形成蚀刻控制层(234)；

将蚀刻指示物质(251)加入该蚀刻控制层(234)中；

从该多个第二晶体管(220B)上方选择性地去除该第一应力诱发层(230)和该蚀刻控制层(234)；

在该第一和第二晶体管(220A、220B)上方形成第二应力诱发层(240)；以及通过实施去除工艺(206)而自该多个第一晶体管(220A)上方选择性地去除该第二应力诱发层(240)，并且使用该蚀刻控制层(234)以控制该去除工艺(206)，其中，在沉积第一应力诱发层之前，进一步包括：在该多个第一和多个第二晶体管(220A、220B)上方沉积第三应力诱发层；

形成图案化屏蔽层以覆盖该多个第一晶体管并曝露该多个第二晶体管；以及氧化形成在该多个第二晶体管上方的该第三应力诱发层的至少一部分的至少表面部分，以形成另一个蚀刻控制层。

9.如权利要求8所述的方法，其中，在氧化等离子体环境(250)中实施氧化该第一应力诱发层(230)的该表面部分(230S)的步骤。

10.如权利要求8所述的方法，其中，将该蚀刻控制层(234)形成为具有少于约10nm的厚度(234T)。

11.如权利要求9所述的方法，其中，在约400℃或更低的工艺温度建立该氧化等离子体环境(250)。

12.如权利要求8所述韵方法，其中，该第一应力诱发层(230)具有内部拉张应力等级。

13.如权利要求8所述的方法，其中，该第一应力诱发层(230)具有内部压缩应力等级。

说明书

对紧密间隔晶体管中接触等级的介电材料加以图案化的具

有缩减厚度的蚀刻终止层

技术领域

[0001] 本揭示发明大致上系关于集成电路领域，而尤系关于基于形成在晶体管上方用来于不同晶体管类型的沟道区中产生不同类型之应变之受应力介电层之场效晶体管(field effect transistor)和制造技术。

背景技术

[0002] 集成电路典型上系由位于给定的芯片区域上依照特定的电路布局之大量电路组件组成，其中，于复杂的电路中，场效晶体管代表一个主要的电路组件。一般而言，目前对于先进的半导体器件系正实施有复数种工艺技术，其中，对于基于场效晶体管之复杂电路(譬如微处理器、储存芯片等等)，有鉴于操作速度及/或电力消耗及/或成本效益之优越特性，CMOS技术现为最有前景的其中一种方法。于使用CMOS技术制造复杂集成电路的期间，数百万个互补式晶体管，亦即，N信道晶体管和P信道晶体管形成于包含结晶半导体层之基板上。场效晶体管，无关于是否为N信道晶体管或P信道晶体管，其包括由高度掺杂汲极和源极区之界面所形成之所谓PN接面，且具有设置在该汲极和源极区之间的逆向掺杂或微弱掺杂沟道区。

[0003] 沟道区之导电率，亦即，导电信道之电流驱动能力，系通过形成在沟道区上方并且通过薄绝缘层与该沟道区分开之栅极电极所控制。信道区(因施加适当的控制电压至栅极电极所形成之导电沟道)之导电率取决于掺杂物浓度、主要电荷载子之移动率、于晶体管宽度方向的沟道区之给定延伸、源极和汲极区之间之距离(亦称之为沟道长度)。因此，结合基于施加控制电压于栅极电极而于绝缘层下方快速创造导电信道之能力，信道区之导电率实质决定MOS晶体管之性能。于是，减少之信道长度，以及相关的沟道电阻率之降低，可为用以增加集成电路操作速度之主要设计准则。

[0004] 然而，晶体管尺寸之缩减涉及多个必须解决之相关问题，以免不当地抵销了通过稳定地缩减MOS晶体管的沟道长度所获得的优点。与栅极长度缩减有关之一个问题是发生所谓的短信道效应，该短信道效应可能造成信道导电率之可控制性下降。短沟道效应可以通过某些设计技术抵销，然而，其中一些设计技术可能伴随着沟道导电率下降，从而部分地抵销通过缩减关键尺寸所获得的优点。

[0005] 有鉴于此种情况，已提出不仅通过缩减晶体管尺寸，且亦通过增加给定信道长度之信道区中电荷载子移动率而增强晶体管组件之器件性能，藉此增加电流驱动能力，并因此增强晶体管之性能。举例而言，可以例如通过在沟道区中创造拉张或压缩应变而修改沟道区中之晶格结构，其分别导致电子和电洞移动率之变动。举例而言，于具有标准结晶图组构之硅层的沟道区中创造拉张应变可以增加电子之移动率，其转而可以直接转化成对应之N型晶体管导电率增加。另一方面，于沟道区中压缩应变可以增加电洞的移动率，藉此提供增强P型晶体管性能之可能性。

[0006] 于此方面，一个有效方法系通过调整形成在基本晶体管结构上方之介电层堆栈之应力特性，使得能够在不同晶体管组件之信道区内创造所期望之应力条件。介电层堆栈通常包括一个或更多个介电层，该等介电层可能会位于接近晶体管，且其亦可用以控制各自的蚀刻工艺以形成接触开口至栅极和汲极及源极端。因此，能够通过个别地调整这些层的内部应力(该等层亦可称为接触蚀刻终止层)，且通过将具有内部压缩应力之接触蚀刻终止层定位于P沟道晶体管上方，同时将具有内部拉张应力之接触蚀刻终止层定位于N信道晶体管上方来完成信道区中机械应力之有效控制(亦即，有效的应力操控)，藉此于个别沟道区中分别创造压缩和拉张应变。

[0007] 通常的情况是，接触蚀刻终止层系通过等离子体辅助化学气相沉积(PECVD)工艺而形成于晶体管上方(亦即，栅极结构和汲极及源极区上方)，其中，例如，由于氮化硅相对于二氧化硅之高蚀刻选择性而可使用氮化硅，而二氧化硅为已建立完善之层间介电材料。再者，PECVD氮化硅可以高本征应力(intrinsic stress)进行沉积，例如，高达二十亿帕(2GPa)或明显较高之压缩应力和高达十亿帕或明显较高之拉张应力，其中可以通过选择适当的沉积参数而有效地调整本征应力之类型和大小。举例而言，离子轰击、沉积压力、基板温度、气体流率等等代表可用来获得所期望之本征应力之个别参数。

[0008] 如将参照图1a至图1c之详细说明，于两种类型应力层之形成期间，当器件尺寸通过使用45nm技术甚至进一步先进方法而渐渐微缩尺寸时，由于所涉及之共形沉积能力(conformal deposition capability)沉积工艺系受限的，习知的技术效率可能下降，如此可能造成于用来图案化受应力层和形成接触开口的后续工艺步骤期间个别的工艺不一致性。

[0009] 图1a示意地显示半导体器件100于用来在第一器件区120A和第二器件区120B上方形成诱发应力层之某一制造阶段的剖面图。通常表示个别晶体管组件的第一和第二器件区域120A、120B可以形成在基板101上方，该基板101包括半导体层102(譬如硅基层)，若考虑使用绝缘体上覆硅(silicon-on-insulator，SOI)组构则该半导体层102可以通过适当的埋置绝缘层而与基板101分离。于所示例子中，第一和第二器件区域120A、120B可以包括具有依照所考虑之技术设计规则之横向距离之多个晶体管组件。于第一和第二器件区域120A、120B中之晶体管可以包括形成在个别栅极绝缘层123上之栅极电极121，该栅极绝缘层123分离栅极电极121与对应的信道区124，且该沟道区124横向位于个别汲极/源极区125之间。再者，侧壁间隔件结构122可以形成在栅极电极121之侧壁上。通常的情况是，金属硅化物区(未显示)可以设置于汲极和源极区125和栅极电极121以增强这些区域的导电率。半导体器件100可以代表先进的器件，于此器件中关键尺寸(譬如栅极长度，亦即图1a中栅极电极121之水平延伸)，可以是约50nm或明显较少。因此，个别晶体管组件间之距离，亦即，紧密间隔之晶体管组件之相邻侧壁间隔件结构122间之横向距离(如器件区120B中所示)可以是约100nm或者甚至更少。

[0010] 应该了解到，如果有必要，第一和第二器件区120A、120B可以通过适当的隔离结构(未显示)而分离。再者，于图1a所示之制造阶段中，包括例如高本质拉张应力的氮化硅层130形成在第一和第二器件区120A、120B上方，接着是由氮化硅所组成之蚀刻指示层131。应该了解到，若有必要，蚀刻终止层(譬如具适当厚度和密度之二氧化硅层)可以设置于氮化硅层130及于第一和第二器件区120A、120B中之个别晶体管组件间。当图案化层
130时，蚀刻指示层131通常设置有充份的厚度，以于稍后阶段终止蚀刻工艺、或者提供明确的末端侦测讯号。也就是说，与二氧化硅反应的氮化硅蚀刻化学造成特定之等离子体环境，该环境可以由标准侦测技术所侦测。通常，蚀刻指示物层131的厚度大约选择为20nm或更多，藉此提供遍及基板之充分的蚀刻终止能力，以便可靠地控制个别蚀刻工艺。于一些方法中，蚀刻指示层131于氮化硅层130之图案化期间可以用作为硬屏蔽。

[0011] 从图1a可明白，由于邻接晶体管组件间的间距缩减，氮化硅层130可能必须沉积以适当的低厚度以考虑沉积工艺之间隙填满能力，因为，当晶体管组件之间的间距也许是氮化硅层130的厚度的二倍量级时，受限的共形填满性能可能造成对应的缺陷，譬如空隙。

[0012] 再者，于此制造阶段中，半导体器件100可以包括光阻屏蔽103，该光阻屏蔽103曝露第一器件区120A，同时覆盖该第二器件区120B。于此情况，可以假定可适当地选泽氮化硅层130之本征应力以增强于第二器件区120B中之晶体管性能。

[0013] 用来形成如图1a中所示之半导体器件100之典型制作流程可以包括下列工艺。可基于已建立完善的工艺技术，包含先进的光学微影术、沉积、氧化作用和蚀刻技术，形成并图案化栅极电极121和栅极绝缘层123。其后，可以基于已建立完善之沉积、非等向蚀刻工艺及植入序列形成汲极和源极区125结合侧壁间隔件结构122，以建立所希望之垂直和横向掺杂剂浓度曲线。其后，如果有必要，可基于已建立完善之技术形成个别的金属硅化物区。其次，如果有必要，可以形成对应之二氧化硅蚀刻终止层，并接着沉积氮化硅层130。于沉积氮化硅材料期间，个别的工艺参数(譬如，载送气体和反应气体之合成物、基板温度、沉积压力尤其系于沉积期间之离子轰击)，当用有关基本材料沉积时，可以明显地影响最终获得的材料本征应力。于是，通过选泽适当的参数值，可创造高度的本征应力(譬如高达二十亿帕(2GPa)和甚至更高之压缩应力或高达十亿帕或甚至明显较高之拉张应力)以增强第一器件区120A中之晶体管性能。由于在某种层厚度之上氮化硅沉积工艺之共形性较不明显，且对于可能发生于高度微缩器件中的纵横比增加(由在适当尺寸之栅极高度于紧密封装之器件区域减少邻接晶体管组件之间减少之距离所引起)，如所示，选择氮化硅材料的厚度以避免不规则，譬如空隙。于是，二氧化硅层131之沉积工艺可能遭遇甚至更明显的表面状态，因此亦需要增强之间隙填满能力，同时避免增加氧化物厚度和造成空隙。

[0014] 于沉积二氧化硅层131后，可以基于已建立完善之光学微影术技术形成光阻屏蔽103。接着，可以执行经适当设计的蚀刻工艺以自器件区域120A去除部分的层130和131。
于对应之蚀刻工艺期间，首先可以去除层131之二氧化硅材料，接着用选择性蚀刻工艺去除氮化硅层130之材料，其中如果有必要的话可以基于蚀刻终止层控制对应之蚀刻工艺。

[0015] 图1b示意地显示于进一步前进之制造阶段之半导体器件100。如所示，第二介电层140可以形成在第一和第二器件区120A、120B上方，其中由于用来形成高度受应力氮化硅材料之沉积工艺之有限栅极填满能力，以及于沉积层130、131期间预先创造之显著表面状态，空隙132可能出现于第二器件区120B中。也就是说，于层130、131之沉积期间，可能增加器件区120B中晶体管间之空间之纵横比。于第二器件区120B中之空隙132可能导致缩减之应力转移机构，以及于后续工艺期间降低蚀刻一致性，因此造成明显的产率损失。

[0016] 再者，于图1b所示之制造阶段，于用以去除第二器件区120B中层140之曝露部分之对应蚀刻工艺105期间设置对应之光阻屏蔽104以保护介电层140。

[0017] 关于形成第二介电层140，可应用与先前关于层130之说明实质相同的准则。因此，于层140沉积期间，可以适当的方式调整个别工艺参数，使得能够获得所期望之高本征应力。于复杂的应用设备中，亦即，于特征尺寸约50nm和更少之半导体器件中，用来形成层140之沉积工艺之间隙填满能力亦可以扮演用于蚀刻工艺105之重要角色，这是因为结合于沉积层130、131期间产生的表面拓朴(surface topology)，实质完全去除层140之曝露部分会依于给定器件几何构形之后续沉积之沉积能力之故。由于空隙132之创造，会增加空隙附近之层140的厚度，其可能造成于工艺105期间层140材料之非充分去除。于是，空隙132可能于工艺105后仍保持着，因此由于接触故障而于进一步处理期间进一步造成产率损失的增加。

[0018] 图1c示意地显示于进一步制造阶段之器件100，其中对应之层间介电材料150(例如由二氧化硅组成)可以形成在第一和第二介电层130、140上方。介电材料150可以基于已建立完善之技术而形成，譬如基于TEOS、PECVD、等等次大气压沉积工艺，如果有必要的话，可以接着实施个别平坦化工艺。其后，可以形成个别接触开口151，于某些情况，例如于紧密随机存取内存(random access memory，RAM)区，该等接触开口151可以连接至位于个别紧密间隔晶体管间之区域之器件层。于是，对应之空隙132亦可能影响对应的工艺，因此造成较不可靠的接触或者甚至完全的接触故障。

[0019] 因此，根据进一步之器件微缩，用于高本征应力之介电材料之沉积工艺之个别限制可能需要明显缩减应力诱发层之层厚度，以符合于先进器件几何构形中所遭遇之纵宽比增加。然而，于此情况，由受应力介电材料所诱发之各自的应变亦可以明显的减少，由此亦减少晶体管性能。

[0020] 本揭示系针对可以避免，或至少减少上述之一个或更多个问题之影响之各种不同的方法和器件。

发明内容

[0021] 下文提出本发明之简单概述，以提供对于本文中所说明之某些态样之基本了解。此概述并非本发明申请标的之广泛的详尽综论，且并非意图识别本发明之关键或重要组件，或意图描绘本发明之范畴。其唯一目的是以简化形式呈现本申请专利范围标的之某些概念作为稍后更详细说明之引言。

[0022] 一般而言，本文中所揭示之标的内容系针对下述之问题：于使用高受应力介电层于半导体器件之接触层级的应变诱发机构中图案化接触开口的期间，由于非一致性会引起高度微缩化晶体管之产率损失增加。欲达此目的，可以提供一种技术，相较于通过沉积技术形成蚀刻终止层的习知策略，于形成蚀刻终止层之后，本技术于沉积第一应力诱发层之后可以使表面地貌保持较不严苛。对于此目的，可以省略蚀刻终止材料之沉积，并且可以通过等离子体处理之方式于氧化作用环境中提供有效的蚀刻控制或蚀刻终止材料，以提供先前沉积之介电材料之氧化表面部分，该先前沉积之介电材料相较于习知由沉积技术所形成之蚀刻终止材料具有明显的减少厚度。于是，通过提供具有缩减厚度之蚀刻终止或蚀刻控制材料，紧密间隔晶体管组件间的间距之纵宽比可以通过相较于习知技术之缩减量而增加，同时相较于习知技术等离子体处理之“一致性”之程度可以同时提升，因此当相较于一般所使用之沉积技术时，亦减少于蚀刻步骤或蚀刻控制材料中造成表面不规则之机率。因此，相较于习知策略，进一步的介电材料能够以缓和的表面状况来进行沉积，藉此亦减少造成与沉积相关之不规则(譬如空隙)之机率，其可因此转化成于第二介电材料之图案化期间所减少之产率损失，而该第二介电材料可以通过使用氧化的表面部分作为有效的蚀刻终止或蚀刻控制材料而有效地去除。于此方式，双应力衬里方法之可应用性可以扩展至包括具有50nm和明显更小栅极长度之晶体管组件之器件世代。

[0023] 揭示于本文中之一个例示方法包括在半导体器件的第一和第二晶体管上方形成第一介电层。该方法进一步包括通过应用氧化等离子体环境以氧化第一介电层的表面而至少在第一晶体管上方的第一介电层上形成蚀刻终止层。再者，去除该第二晶体管上方的第一介电层且在第二晶体管上方和剩余之蚀刻终止层上形成第二介电层。此外，本方法包括通过使用蚀刻终止层作为蚀刻终止而自该第一晶体管上方选择性地去除第二介电层。

[0024] 本文中所揭示之另一例示方法包括在多个第一晶体管和多个第二晶体管上方沉积第一应力诱发层。再者，氧化第一应力诱发层的表面部分以形成蚀刻控制层。该方法额外包括自该多个第二晶体管上方选择性地去除第一应力诱发层和蚀刻控制层，并且在该第一和第二晶体管上方形成第二应力诱发层。再者，该方法包括通过实施去除工艺而自该多个第一晶体管上方选择性地去除第二应力诱发层，并且使用蚀刻控制层控制该去除工艺。

[0025] 本文中所揭示之一个例示半导体器件包括多个第一晶体管和第二晶体管。再者，第一介电层形成在该多个第一晶体管之栅极电极结构上方和其间，其中该第一介电层诱发第一晶体管中的第一类型应变，并且具有氧化的表面部分。半导体器件进一步包括形成在第二晶体管上方的第二介电层，且该第二晶体管诱发第二晶体管中的第二类型应变，其中该第二类型应变不同于第一类型应变。最后，该半导体器件包括形成在氧化表面部分和该第二介电层上之层间介电材料。

附图说明

[0026] 通过参照以下说明结合随附图式可以了解本发明，其中相似之组件符号识别相似之组件，且其中：

[0027] 图1a至图1c示意地显示在基于沉积技术形成之不同受应力介电层间使用蚀刻终止材料，而形成不同的应力介电层之各种制造阶段期间半导体器件之剖面图，该沉积技术可能造成包含紧密间隔晶体管组件之器件区之与沉积相关的不规则；

[0028] 图2a至图2c示意地显示根据例示实施例于各种制造阶段期间，通过使用氧化等离子体环境所形成之蚀刻终止或蚀刻控制材料，而形成不同内部应力等级的介电层，且包含紧密间隔晶体管组件之半导体器件；

[0029] 图2d至图2f示意地显示根据其它例示实施例，于形成受应力介电材料之氧化表面部分期间半导体器件之剖面图，同时亦包含用来获得明显的末端侦测讯号的蚀刻指示物质；以及

[0030] 图3a至图3c示意地显示根据其它例示实施例于各种制造阶段期间形成不同之受应力介电材料之半导体器件之剖面图，其中可以基于等离子体辅助氧化工艺设置基本蚀刻终止层。

[0031] 虽然本文中所揭示之标的内容可容易作各种之修饰和替代形式，然在此系由图式中之范例显示及详细说明本发明之特定实施例。然而，应了解到此处特定实施例之详细说明并不欲用来限制本发明为所揭示之特定形式，反之，本发明将涵盖所有落于如所附申请专利范围内所界定之本发明之精神和范围内之修饰、等效和替代内容。

具体实施方式

[0032] 以下将说明本发明之各种示范实施例。为求简明，本说明书并未说明实际实施之所有特点。当然应了解到，在任何此种实际实施例的发展中，须作出多个针对实施之决定以达到开发者特定的目标，譬如符合系统相关以及商业相关之限制，且该些限制将随着各个实作而变化。另外，将了解到，虽然该发展之努力可能复杂且费时，但是在了解本发明之揭露内容后熟悉该项技艺者所作的努力仅为惯例性的工作。

[0033] 现将参考附加图式来说明本发明。各种结构、系统及器件仅为了说明之目的示意地绘示于图式中，以免由熟悉此项技术者已熟知之细部模糊了本发明。不过，本发明之例示范例仍包含附图说明与解释。应以熟悉该项技艺者所认定之意义来了解与解释本文中的字汇与词语。于本文前后一致使用的术语以及词汇并无暗示特别的定义，特别定义系意指与熟悉该项技艺者认知之普通惯用的定义所不同之定义。如果一个术语或词汇具有特别定义，亦即非为熟悉该项技艺者所了解之意义时，本说明书将会直接且明确的提供其定义。

[0034] 一般而言，本文中所揭示之标的内容系基于用以提供受应力介电材料子基本晶体管结构上方之技术(譬如双应力衬里方法)来提供方法和半导体器件，其中，于沉积第一应力诱发材料后，可以基于较少缺失的表面地貌而沉积该第二应力诱发材料，相较于习知之策略，通过提供缩减厚度且增强共形特性之蚀刻终止或蚀刻控制材料，藉此减少造成空隙和其它与沉积相关的表面不规则之可能性，于习知策略中，该空隙和表面不规则可能造成产率损失增加及/或降低器件性能。可通过使用工艺技术提供其本身增强之共形性能，同时亦以二氧化硅基化合物之形式提供高度紧密且有效的蚀刻终止材料，而完成蚀刻终止或蚀刻控制材料的厚度缩减和共形性能增强。对于此目的，可以建立等离子体环境以有效地氧化先前沉积之介电材料的表面部分，且该介电材料可以由氮化硅组成，藉此以高度可控制方式获得具所期望之氧化物表面部分之层厚度值，同时额外地该材料特性可以缩减的厚度提供充分的蚀刻终止或蚀刻控制能力，该厚度可能约为10nm或更少。因此，以蚀刻终止或蚀刻控制材料形式而形成之氧化物表面部分，于复杂半导体器件中紧密间隔栅极电极结构间的间距相较于习知的沉积工艺可以缩减，藉此得到相较于习知策略系增加较少程度的纵横比。因此，可以较不严苛的工艺条件来实施进一步受应力介电材料之后续沉积，且可以获致增强之产率和性能。

[0035] 此外，于一些例示态样中，可以通过提供指示物质而增强个别蚀刻工艺之控制能力，该指示物质可以适当地加入氧化物表面部分以提供明显的末端侦测讯号。例如，可以使用适当的注入或等离子体处理技术，以便在氧化先前沉积之介电材料的表面部分之前或之后加入个别指示物质，其中甚至可以使用非常“异质”之物质，譬如金属等，以便在获得有效可侦测之末端侦测讯号的同时仅需要较小浓度之指示物质。以此种方式，可以将通过加入指示物质的工艺所引起之任何影响维持于低程度，同时仍然提供增强之蚀刻工艺控制能力。

[0036] 再者，于本文中所揭示的其它例示态样中，该第一介电材料可以与蚀刻终止材料结合形成，且该蚀刻终止材料至少可以根据氧化等离子体环境而局部地获得，亦藉此减少整体介电层堆栈中非应力诱发介电材料之数量，其中，于一些例示实施例中，氧化等离子体处理可以限制于器件区域，于该区域中甚至可去除蚀刻终止材料而不会引起下方材料的明显损害。

[0037] 图2a示意地显示半导体器件200之剖面图，该半导体器件200可以包括基板201且其上形成有半导体层202。于半导体层202中，可以设置多个第一晶体管220A和一个或更多个第二晶体管220B，其中该第一晶体管220A可以代表紧密间隔之晶体管组件，例如可以代表现代CPU(中央处理单元)之RAM区域、内存器件等等。第一和第二晶体管220A、220B可以包括形成在信道区域224上方之栅极电极结构221，且该信道区224系由汲极/源极区225横向封闭。晶体管220A和220B可以具有相同或类似之组构(如参照器件100之说明)。栅极电极可以具有约50nm和更少(例如30nm和更少)之栅极长度221L，如同可能依照45nm技术节点之半导体器件之情况。因此，紧密间隔晶体管220A之相邻栅极电极结构221间之间隔距离可以是数百奈米或更少，其中实际的间距可以通过个别侧壁间隔件222之宽度和组构决定。举例而言，对于高度复杂之器件而言，相邻间隔件结构间之距离可以是100nm或更少。

[0038] 半导体器件200可进一步包括例如如前所述由氮化硅所组成之应力诱发介电层230，其中层230可以具有任何适当的内部应力等级以便于一种类型之晶体管220A和220B的沟道区中诱发所期望类型之应变。举例而言，于所示实施例中，可以假设晶体管220A可以代表N沟道晶体管，而同时晶体管220B可以代表P沟道晶体管。可以进一步假设，层230系经设置以增强晶体管220A之性能。于此情况，层230可以呈现高的内部拉张应力等级，且可能导致晶体管性能增强，如前所说明。应该了解到，于其它情况，可以设置层230以便呈现高压缩应力等级以增强晶体管220B之性能。再者，若有必要，可以设置由二氧化硅组成之蚀刻终止层233，该蚀刻终止层233可以具有适当的厚度和密度以当于稍后制造阶段去除层230时适宜地保护例如晶体管220B之下方材料层。

[0039] 关于目前所述之任何制造技术和特性及组件，可以参照有关器件100之说明且因此可以于此省略其它的详细说明。因此，在基于已建立完善之技术沉积层230之后，半导体器件200可以曝露于氧化等离子体环境250，且该氧化等离子体环境250可以建立于任何适当的工艺工具中，譬如沉积工具、等离子体蚀刻工具等等。可以根据适当的工艺状况(譬如氧和其它载送气体之流率)而建立等离子体环境250，以便于该环境250中获得所期望的工艺压力，依照整体压力策略，该压力范围可以从数百毫陶尔(mTorr)至数毫陶尔。通过实验可获得针对高受应力状态之特定基础材料(譬如氮化物)决定所期望之氧化率之适当工艺参数，其中用以建立环境250之至少一个工艺参数可以改变，并且可以监视对应的工艺结果。同样地，例如，可鉴于通过创造用于环境250之各种工艺状况之材料样品并且决定相关于可用来以图案化介电材料之蚀刻配方之个别蚀刻率之抗蚀性，决定可能与等离子体辅助环境250接触的表面部分之材料特性，其中层230之氧化表面部分将用以作为蚀刻终止或蚀刻控制材料。再者，于一些例示实施例中，于建立环境250期间之整体工艺温度可以维持在可兼容于如图2a中所示制造阶段中的器件200之材料特性之温度范围内。也就是说，经常地，金属硅化物区域可以形成于晶体管220A、220B中，且该晶体管220A、220B于曝露于较高温度之后可能经历材料修正。于是，于一些例示实施例中，可以约400℃和较低温度建立氧化等离子体环境250。应了解到，个别工艺温度将理解为下述之温度，亦即，可以于建立环境250期间施加于基板201之温度，而使得器件200可以假设实质上系于平衡状态中，使得只有不明显温度梯度从而不同的温度可于工艺205期间于层230被观察到。于其它情况，层230的表面温度可以考虑为个别工艺温度且可于上述之特定范围中。因此，器件200一旦曝露于氧化等离子体辅助环境250，层230的表面230S可与氧接触，并且可以转变成为可包括硅、氮及氧之氧化材料。依据所使用的工艺参数，个别蚀刻终止和蚀刻控制层234因此可以高度共形方式形成于层230中和层230上。由于等离子体环境250所造成之密度提升，以经沉积之二氧化硅形成设置之层234相较于习知蚀刻终止材料可以具有缩减的厚度，而使得晶体管220A之紧密间隔栅极电极221间之空间的纵宽比相较于习知策略者可以增加较少。例如，层234的厚度234T可能大约10nm和更少，譬如5nm和更少。

[0040] 图2b示意地显示于进一步前进阶段中之半导体器件200，于此阶段中光阻屏蔽204可以形成在晶体管220A上方，同时曝露该晶体管220B，其中可能必须创造不同类型之应变以增强晶体管220B之性能。对于此目的，器件200可以接受蚀刻工艺205，且该蚀刻工艺205可以包含用以蚀刻穿透层234之曝露部分的第一蚀刻步骤，接着的蚀刻步骤系用以选择性地去除层230之材料，其中，例如，如果有必要的话可以使用蚀刻终止层233来控制蚀刻工艺。其后，可以基于高度选择性之湿化学蚀刻配方来去除蚀刻终止层233之残余部分，且实质上对于任何下层材料(譬如金属硅化物(未显示)等等)不会有负面地影响。

[0041] 图2c示意地显示于进一步前进之制造阶段中之半导体器件200，于此阶段中第二介电层240可以形成在第一晶体管220A和第二晶体管220B上方。如先前之说明，介电层240可以具有高内部应力等级以增强晶体管220B之性能。于层240之沉积期间，先前形成的表面层234相较于习知策略可以提供增强的表面地貌，例如参照图1a至图1c之说明，而使得于关键器件区232中可能创造之与沉积相关的表面不规则之机率相较于习知工艺技术者可减少。再者，由于表面层234的厚度缩减，可以增加层230之初始厚度及/或层240的厚度，只要额外的厚度可以兼容于个别沉积工艺之间隙填满能力即可。也就是说，因为相较于习知策略可以达成明显“节省”与蚀刻终止层234有关之材料，因此可为了层230及/或240的厚度增加之益处，而“牺牲”部分之节省。

[0042] 其后，可以继续进一步处理，如先前参照器件100之说明，也就是说，光阻屏蔽可以形成在晶体管220B上方以便曝露晶体管220A，并基于已建立完善之蚀刻配方去除层240之曝露部分。于蚀刻工艺期间，由于如先前所说明的与沉积相关之不规则明显减少，而达成蚀刻一致性之增强，同时等离子体氧化表面层234亦可提供所期望的蚀刻终止能力。因此，于形成层间介电材料后(例如以二氧化硅等形式)，可以基于增强的工艺一致性完成其图案化、以及层230和240之开口，藉此减少创造接触故障之机率(甚至对于密集紧缩之器件亦然)，譬如晶体管220A。

[0043] 参照图2d至图2f，现在将于其中说明另一例示实施例，除了等离子体辅助氧化作用工艺外，明显的蚀刻指示物质可以加入层234中以进一步增强蚀刻工艺之整体控制。

[0044] 图2d示意地显示当曝露于氧化等离子体环境250时器件200之晶体管220A，该氧化等离子体环境250亦包括可以任何适当物质形式提供之蚀刻指示物质251，譬如金属原子，该适当物质可取决于蚀刻工艺期间因释放而产生明显的光学讯号，于蚀刻工艺中层234可作为蚀刻终止层。于是，于等离子体处理250期间，物质251之离子可能会加入层234中，然而，系于足够用以获得所期望之末端侦测讯号的适当的低浓度被加入于层234中。

[0045] 图2e示意地显示依照另一例示实施例之半导体器件200，其中可以形成分离之处理252以将蚀刻指示物物质251加入于层234中。举例而言，处理252可以包括基于任何适当载子和反应气体成分实施之等离子体处理，其中物质251可以表示特定的浓度以便获得于层234中所期望之“掺杂等级”。于其它例示实施例中，处理252可以包括低能量植入工艺，其中可以施加各式各样之指示物物质，其浓度和渗透深度可以通过适当选择植入参数而以可靠之方式控制。应了解到，于一些例示实施例中，蚀刻指示物物质251于执行氧化等离子体处理250之前可以加入于层230的表面部分234。

[0046] 图2f示意地显示蚀刻工艺206期间之半导体器件200，且该蚀刻工艺206系基于光阻以便自晶体管220A选择性地去除层240。于是，一旦曝露蚀刻终止或蚀刻控制层234，则可以逐渐释放蚀刻指示物质251，藉此产生可以由适当末端侦测系统所侦测之显著光谱，其中该终端侦测系统通常用以执行等离子体辅助蚀刻工艺。于是，甚至对于缩减厚度之层234，亦可有可靠的控制并且因此决定蚀刻工艺206之末端，即使可能发生明显的层234之材料去除亦然。

[0047] 参照图3a至图3c，现在将更详细说明其它例示实施例，其中在沉积第一应力诱发介电材料之前可以使用以等离子体为基础之氧化工艺来形成蚀刻终止层。

[0048] 图3a示意地显示半导体器件300，该半导体器件300包括第一晶体管320A和第二晶体管320B。晶体管320A、320B形成在半导体层302中或之上，且该半导体层302系依次设置在基板301上方。晶体管320A、320B可以包括栅极电极结构321、间隔件结构322、信道区324以及汲极和源极区325。对于这些组件，应用如先前参照器件100和200说明之相同准则。再者，于所示之制造阶段中，器件300可以曝露于氧化等离子体环境，该氧化等离子体环境于所示实施例中可以选择性地作用于晶体管320B上，同时屏蔽308可以保护晶体管320A。再者，介电材料333A可业已沉积于晶体管320A、320B上，其中，于一个例示实施例中，材料333A可以代表具有内部应力等级被选择以增强晶体管320A性能之高度受应力介电材料。举例而言，可以使用具有压缩或拉张应力的氮化硅层。因此，于等离子体辅助氧化工艺353期间，材料333A之至少大部分可以转变成具有所期望之蚀刻终止能力之氧化材料，且用以于稍后制造阶段中去除氮化硅材料。关于氧化等离子体环境353，应用如先前参照等离子体环境250解释之相同准则。

[0049] 图3b示意地显示根据其它例示实施例之器件300，其中可以施加氧化等离子体353而不提供屏蔽。例如，可以设置具有适当厚度以及所期望的内部应力等级的层333A，使得晶体管320A可以与应力诱发材料直接接触。其后，可以实施处理353以创造具有所期望之蚀刻终止能力的表面层333B，如先前所说明。于是，亦于此情况，可以增强晶体管320A中之整体应力转变机制，这是因为相较于习知蚀刻终止层(例如，参照图2a于形成之层233)蚀刻终止层333B可具有缩减的厚度之故，同时，于图3a所示实施例中，可以完全避免于晶体管320A上方存在应力效果较差之蚀刻终止材料。

[0050] 图3c示意地显示于进一步之制造阶段中之器件300，其中结合表面层334之受应力介电层330可以设置在晶体管320A、333B上方。再者，可以设置光阻屏蔽304以覆盖晶体管320A并将晶体管320B曝露于蚀刻环境305。可以根据如先前所说明之任何沉积技术，接着实施等离子体辅助氧化工艺，譬如如先前所说明的工艺353、250，而形成层330。结果，于晶体管320A中，层333A和330可以提供高应力等级，同时，于蚀刻工艺305期间，于晶体管320B中，层333B可以作为有效的蚀刻终止材料。因此，于工艺305的第一步骤期间，可以去除层334之曝露部分，而其后可以适当地选择蚀刻化学以蚀刻层330之曝露部分，同时材料333B可以在曝露时可靠地终止蚀刻前缘。其后，可以继续进一步处理，如先前参照器件100和200之说明。

[0051] 因此，本发明提供半导体器件和形成此半导体器件之方法，其中在晶体管器件上方形成受应力介电材料之期间的与沉积相关之不规则系可以通过提供较不显著之纵横比增加于紧密封装之器件区域并且通过基于氧化等离子体环境形成中间蚀刻终止层而缩减。为此目的，于沉积第一介电材料后，可以建立等离子体环境以氧化其表面部分，如此可以实质避免如于习知技术情况中与沉积相关之不规则，其中个别蚀刻终止材料可以通过譬如化学气相沉积(CVD)等技术而沉积。再者，由于等离子体环境，可以缩减的厚度达到增强之蚀刻终止能力，藉此进一步提升整体工艺之一致性。因此，基于在晶体管结构上方设置高度受应力介电材料可以将应力诱发机制之应用扩展至先进的技术节点，譬如45nm技术及更甚者，同时避免不适当的产率损失，如习知策略中可能发生的情况。

[0052] 以上所揭示的特定具体实施例均仅供图解说明，因为熟谙此艺者在受益于本文的教导后显然可以不同但均等的方式来修改及实施本发明。举例而言，可用不同的顺序完成以上所提出的工艺步骤。此外，除非在以下申请专利范围有提及，否则本发明不受限于本文所示之构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类改变都被认为仍然是在本发明的范畴与精神内。因此，本文提出以下的申请专利范围寻求保护。