具有栅极有源区域上的触点的晶体管

摘要

本发明公开在栅极有源区域上的晶体管触点(270)，其包括形成于集成电路衬底上的晶体管栅极(250)。栅极绝缘体(230)形成于晶体管栅极(250)下，并帮助界定晶体管栅极的有源区域。绝缘层(260)形成于晶体管栅极上。金属触点插塞(270)形成于位于有源区域上的绝缘层的一部分中，使得金属触点插塞与晶体管栅极形成电接触。

权利要求

1.一种电路，包括：

晶体管栅极，其形成于集成电路的衬底上；

栅极绝缘体，其形成于所述晶体管栅极与所述集成电路的所述衬底之间，且其中所述栅极绝缘体的一部分为所述晶体管栅极界定有源区域；

绝缘层，其形成于所述晶体管栅极上；

金属触点插塞，其形成于直接在所述有源区域上的所述绝缘层的一部分中，所述金属触点插塞与所述晶体管栅极形成电接触，并且其中所述金属触点形成于位于栅极氧化层上的所述晶体管栅极的区域上；以及配置于所述晶体管栅极与所述绝缘层之间的蚀刻停止层，其中所述蚀刻停止层包括Ti，且形成为所述晶体管栅极的厚度的四分之一的厚度。

2.如权利要求1所述的电路，其特征在于，所述栅极绝缘体是氧化层。

3.如权利要求1所述的电路，还包括第一隔离区域和第二隔离区域，其置于所述衬底内以使得所述栅极绝缘体位于所述第一隔离区域与所述第二隔离区域之间。

4.如权利要求3所述的电路，其特征在于，所述第一隔离区域与第二隔离区域是浅槽隔离(STI)区域。

5.如权利要求1所述的电路，其特征在于，位于所述栅极绝缘体下的所述衬底的一部分用N型掺杂物掺杂。

6.如权利要求1所述的电路，其特征在于，所述晶体管栅极由多晶硅、多晶硅/硅化物或金属组成。

7.如权利要求6所述的电路，其特征在于，所述硅化物包括Ni、W、Ti或Co。

8.如权利要求7所述的电路，其特征在于，所述金属触点插塞包括Ti/TiN/W金属叠层、Ti/TiN/Al金属叠层或Ti/TiN/Cu金属叠层。

9.一种方法，包括：

在衬底内提供掺杂区域；

在所述掺杂区域上形成栅极氧化层；

在所述掺杂区域内形成第一隔离区域和第二隔离区域，使得所述栅极氧化层的一部分保持在所述第一隔离区域与所述第二隔离区域之间；

在所述栅极氧化层的保持部分上沉积晶体管栅极；

在所述晶体管栅极上沉积绝缘体区域；

形成金属插塞，其垂直延伸穿过所述绝缘体区域以提供与所述晶体管栅极的电接触，且至少部分地形成于位于所述第一隔离区域与该第二隔离区域之间的所述栅极氧化层的所述保持部分的一区域上；以及在所述晶体管栅极上提供触点蚀刻停止层，其中所述蚀刻停止层包括Ti，且形成为所述晶体管栅极的厚度的四分之一的厚度。

10.如权利要求9所述的方法，其特征在于，所述金属插塞形成为具有下端，所述下端在所述晶体管栅极的顶面之下且在所述晶体管栅极的底面之上。

11.一种电器件，包括：

晶体管栅极，其置于衬底内；

栅极绝缘体，其置于所述晶体管栅极下，且其中所述栅极绝缘体的一部分控制所述晶体管栅极的有源区域；

第一隔离区域和第二隔离区域，二者各自置于所述有源区域的相对侧上；

绝缘层，其置于所述晶体管栅极上；

金属触点插塞，其垂直延伸穿过直接位于所述有源区域上的所述绝缘层的一部分，所述金属触点插塞提供与所述晶体管栅极的电接触，并且其中所述金属触点形成于位于栅极氧化层上的所述晶体管栅极的区域上；以及在所述晶体管栅极与所述绝缘层之间的界面上的蚀刻停止层，其中所述蚀刻停止层形成为所述晶体管栅极的厚度的四分之一的厚度。

12.如权利要求11所述的电器件，其特征在于，所述电器件是逻辑器件、CMOS成像器、CCD成像器或存储器件。

13.如权利要求12所述的电器件，其特征在于，所述存储器件是DRAM、SRAM或闪存器件。

14.如权利要求13所述的电器件，其特征在于，所述闪存器件基于NOR栅极技术。

15.如权利要求11所述的电器件，还包括经图案化的金属化层，所述金属化层形成于所述绝缘层上，且电耦合至所述金属触点插塞的上端。

说明书

具有栅极有源区域上的触点的晶体管

【技术领域】

[0001] 本发明一般地涉及集成电路，更具体地但非唯一地，涉及集成电路的触点。【背景技术】

[0002] 集成电路已开发成减小用于实现电路的组件的尺寸。举例而言，集成电路一直使用不断缩小的设计特征，其减小用于实现电路的面积，使得这些设计特征目前已远小于可见光的波长。随着集成电路生产设备的成本不断增加，设计者典型地寻求有效地使硅衬底内实现集成电路的面积的使用最大化。因此，有效的布局可降低用于实现电路设计的集成电路的成本。

[0003] 【附图简述】

[0004] 参考下面的附图，描述本发明公开的非限制和非穷尽的实施例，其中，除非特别说明，否则同样的附图标记在各种视图上指示同样的部分。

[0005] 图1是在集成电路的衬底上实现的常规晶体管结构的截面示意图。

[0006] 图2是在集成电路的衬底上实现的示例晶体管结构的截面示意图。

[0007] 图3示出用于为晶体管形成包围有源区域的绝缘区域的示例工艺。

[0008] 图4示出用于为晶体管形成栅极氧化物和沉积多晶硅层的示例工艺。

[0009] 图5a示出用于为晶体管沉积栅极的示例工艺。

[0010] 图5b示出用于在晶体管栅极上沉积触点蚀刻停止层的示例工艺。

[0011] 图6示出用于为晶体管沉积和平坦化绝缘层的示例工艺。

[0012] 图7示出用于为晶体管界定和蚀刻栅极触点的示例工艺。

[0013] 图8示出用于为晶体管形成栅极触点的示例工艺。

[0014] 图9示出用于为晶体管沉积栅极触点的金属化层的示例工艺。

[0015] 图10示出包括具有形成于多晶硅栅极有源区域上的触点的晶体管的示例系统。【具体实施方式】

[0016] 这里描述具有栅极有源区域上的触点的晶体管的实施例。在以下描述中，说明众多特定的细节以提供这些实施例的彻底了解。然而，本领域普通技术人员将认可本文所描述的技术可在没有一个或多个这些特定细节下实践，或利用其它方法、组件、材料等来实践。在其它情况下，已为人所熟知的结构、材料或操作并未详细显示或描述，以避免使特定方面模糊。

[0017] 整个说明书中参考“一实施例”或“一个实施例”指示与实施例结合来描述的特定特征、结构或特性包含于本发明的至少一实施例中。因此，本说明书中的多处的词组“在一实施例中”或“在一个实施例中”的出现未必全部参考相同的实施例。此外，特定的特征、结构或特性可在一个或多个实施例中以任何适合的方式组合。如本文中使用的术语“或”一般地指示包括包含功能的意义，诸如“和/或”。

[0018] 一般地，集成电路包括用于多种应用的电路。这些应用使用各种器件，诸如逻辑器件、成像器(包含CMOS和CCD成像器)，以及存储器(诸如DRAM以及基于NOR和NAND的闪存器件)。这些器件一般将晶体管用于多种功能，包括信号的转换以及放大。

[0019] 晶体管通常通过在硅衬底上执行光刻工艺而形成于集成电路中。这些工艺包括多个步骤，诸如：涂敷光刻抗蚀层于衬底；使用光(包含深紫外光波长)将抗蚀层显影成图案；通过蚀刻移除抗蚀剂所显影的部分(或非显影部分，取决于是使用光正性或光负性的抗蚀剂)；以及诸如通过沉积或注入额外材料而修改显影结构以形成电子组件(包含晶体管)的多种结构。

[0020] 术语“衬底”包括使用基于硅、硅化锗、锗、砷化镓等的半导体所形成的衬底。术语衬底也可指示已执行于衬底上以在衬底内形成各种区域和/或结的在先处理步骤。术语衬底也可包括含多种技术，诸如经掺杂和未经掺杂的半导体、硅的外延层以及形成于衬底上的其它半导体结构。

[0021] 可执行化学机械平坦化(planarization)(CMP)以呈现适于形成额外结构的所修改衬底的表面。这些额外结构可通过执行诸如上文所列出的额外处理步骤而添加至衬底。

[0022] 图1是在集成电路的衬底上实现的常规晶体管结构的截面的示意图。结构100包括衬底110，形成于该衬底上的掺杂层120。掺杂层120一般形成为具有导电性类型(诸如N型)。栅极氧化层130形成于掺杂层120的区域上。

[0023] 绝缘结构140形成于栅极氧化层130附近。绝缘结构140可使用诸如浅槽隔离(STI)或硅的局部氧化(LOCOS)的工艺形成。使用STI工艺的绝缘结构140可通过在掺杂层120内蚀刻空隙并在该空隙内沉积介电材料(诸如二氧化硅)而形成。可使用CMP平坦化所沉积的介电材料。

[0024] 晶体管栅极150典型地由多晶硅组成，且形成于栅极氧化层130和绝缘结构140的区域上。绝缘层160形成于晶体管栅极150上和绝缘结构140的区域上。金属触点170可通过蚀刻孔穴以及利用金属填充该孔穴而形成于绝缘层160中。金属化层180可形成于金属触点170上以及绝缘层160的部分上，使得晶体管栅极150和形成于衬底110之中和之上的其它器件之间可形成电连接。

[0025] 金属触点170一般形成于不直接位于栅极氧化层130上的晶体管栅极150的区域上。金属触点170一般并不直接形成于栅极氧化层130的区域上，因为用于形成金属触点170连接的孔穴的蚀刻工艺可蚀刻穿过晶体管栅极150(其典型地由多晶硅组成)。

[0026] 当蚀刻穿过晶体管栅极150时，填充金属触点170的金属(诸如Ti)可能导致缺点，诸如通过对与栅极氧化层130相连的下层有源区域提供电短路。晶体管的源极和漏极(未示出)沿与图中所示的截面的表面成直角的轴线配置。术语“有源区域”的意义包含作为其中发生跨导(典型地在源极与漏极之间且在栅极之下)的区域，即使不存在此跨导时(诸如电路未经供电时)。

[0027] 另外，填充金属触点170的金属可扩散至栅极氧化层130与晶体管栅极150之间的界面。金属材料扩散至界面典型地引起改变晶体管的电压阈值的工作功能的变化。

[0028] 如本文中揭示，在栅极有源区域上的晶体管触点包括形成于集成电路的衬底上的晶体管栅极。栅极绝缘体形成于晶体管栅极下，且帮助界定晶体管栅极的有源区域。绝缘层形成于晶体管栅极之上。金属触点插塞形成于位于有源区域上的绝缘层的一部分中，使得金属触点插塞与晶体管栅极形成电接触。金属触点插塞可形成为至少部分在位于第一隔离区域与第二隔离区域之间的栅极氧化层的剩余部分的区域上。

[0029] 图2是在集成电路的衬底上实现的示例晶体管结构的截面的示意图。结构200包括衬底210，形成于衬底上的掺杂层220(诸如N型)。掺杂层220一般形成为具有第一导电性类型。栅极氧化层230形成于掺杂层220的区域上。源极和漏极(未示出)一般使用具有第二导电性类型的材料而形成。

[0030] 绝缘结构240形成于栅极氧化层230附近。绝缘结构240可使用诸如浅槽隔离(STI)或硅的局部氧化(LOCOS)的工艺形成。使用STI工艺的绝缘结构240可通过在掺杂层220内蚀刻空隙且在该空隙内沉积介电材料(诸如二氧化硅)而形成。可使用CMP平坦化所沉积的介电材料。

[0031] 晶体管栅极250典型地由多晶硅组成，且形成于栅极氧化层230和绝缘结构240的区域上。绝缘层260形成于晶体管栅极250上和绝缘结构240的区域上。金属触点270可通过蚀刻孔穴并用金属填充孔穴而形成于绝缘层260中。金属化层280可形成于金属触点270上和绝缘层260的部分上，使得晶体管栅极250和形成于衬底210之中及之上的其它器件之间可形成电连接。

[0032] 金属触点270一般形成于位于栅极氧化层230上的晶体管栅极250的区域上。金属触点270直接形成于栅极氧化层230的至少一部分上。在栅极氧化层230的至少一部分上形成金属触点270允许减小(晶体管栅极250的)晶体管的尺寸，因为晶体管栅极在绝缘结构上的延伸减小。晶体管尺寸的减小允许晶体管在衬底内更加密集地封装。

[0033] 图3-9(下文描述)示出用于在有源区域上实现晶体管触点的示例工艺。图3示出用于为晶体管形成包围有源区域的绝缘区域的示例工艺。结构300包括衬底210，形成于衬底上的掺杂层220。掺杂层220一般形成为具有第一导电性类型。举例而言，第一导电性类型可为N型，且第二导电性类型可为P型。举例而言，掺杂层220可为形成于衬底内的P型井。可应用多种程度的掺杂物注入以形成多种结构和/或调整晶体管的电压阈值。

[0034] 绝缘结构240可形成于结构300的掺杂层220中。绝缘结构240可通过使用浅槽隔离(STI)或硅的局部氧化(LOCOS)工艺的衬底的热氧化而形成。这些工艺典型地包括氧化材料的化学汽相沉积。这些绝缘结构可用于在晶体管的有源区域周围形成隔离势垒。可使用CMP平坦化所沉积的氧化材料。

[0035] 图4示出用于为晶体管形成栅极氧化物及沉积多晶硅层的示例工艺。栅极氧化层230可通过在掺杂层220表面生长二氧化硅薄膜而形成。掺杂多晶硅层250可沉积于结构
400的表面上。

[0036] 图5a示出用于为晶体管沉积栅极的示例工艺。结构400的栅极250可使用抗蚀剂和蚀刻方法图案化以形成如结构500中所形成的栅极。栅极250可通过沉积一层多晶硅、多晶硅/硅化物和/或适合金属而形成。适合金属包括Ni、W、Ti、Co以及硅化物。侧壁绝缘间隔件255可使用常规工艺形成。

[0037] 图5b示出用于在晶体管栅极上沉积触点蚀刻停止层的示例工艺。触点停止蚀刻层257可沉积在当前曝露于晶圆的表面上的诸如栅极250、间隔件255及绝缘结构240等结构上。触点蚀刻停止层257可为Ti、TiN或具有低电阻率的适合材料。停止层随后可与具有高于或等于约10∶1的氧化物对栅极(oxide-to-gate)材料选择比的蚀刻结合而使用。触点停止蚀刻层257可使用CMP薄化，使得该层的厚度小于晶体管栅极250的厚度的大约四分之一。

[0038] 图6示出用于为晶体管沉积和平坦化绝缘层的示例工艺。绝缘层260可包括诸如BPSG、PSG、BSG等材料。绝缘层260可通过使用CMP、抗蚀剂回蚀或旋涂式玻璃(spun-on glass；SOG)平坦化以形成结构600。

[0039] 图7示出用于为晶体管界定和蚀刻栅极触点的示例工艺。结构700包括通过蚀刻绝缘层260而形成的空隙272。触点蚀刻停止层(诸如TiN，及上文关于图5b所讨论)可用于控制蚀刻的深度。触点蚀刻可停止于栅极表面，或可经允许以进入栅极内(但非“冲孔穿过”下层栅极氧化物，这将使有源区域短路或改变晶体管的操作特性)。蚀刻可使用具有高于或等于大约10∶1的氧化物对栅极材料的选择比的蚀刻来执行。

[0040] 图8示出用于为晶体管形成栅极触点的示例工艺。结构800可通过在蚀刻绝缘层260而成的空隙之上和之中沉积层金属而形成。适合的金属包括Ti、TiN、W、Al、Cu，其组合等，且可沉积成堆栈，诸如Ti/TiN/W金属叠层、Ti/TiN/Al金属叠层或Ti/TiN/Cu金属叠层。
金属沉积层可经平面化(例如，通过CMP)以提供金属插塞270。

[0041] 图9示出用于为晶体管的栅极触点沉积金属化层的示例工艺。结构900可通过穿过衬底的曝露表面及金属插塞270的上表面沉积金属层280而形成。沉积金属层280可被图案化，使得金属插塞270可选择性地与衬底的其它器件和结构电连接。

[0042] 图10示出包括具有形成于多晶硅栅极有源区域上的触点的晶体管的示例系统。系统1000一般包括数字和/或模拟电路，如逻辑器件、CMOS成像器、CCD成像器以及存储器(包括DRAM以及NOR和/或NAND闪存)。

[0043] 系统1000的组件一般包括使用总线1020与多种设备通信的处理器1010。处理器1010的晶体管(其具有减小的栅极触点区域)可更快地操作，因为减小的栅极电容允许这些晶体管更快地切换。逻辑电路中较小晶体管的较大密度可用于在给定衬底区域内提供额外逻辑功能以增加处理能力。

[0044] 多种设备可包括成像器1030、长期存储器1040、快速存储器1050，以及I/O设备1060。成像器1030可包括基于CCD或基于CMOS的光敏晶体管。由于光敏晶体管的栅极触点的所减小的面积，光敏晶体管可更加密集地封装(以及允许更高分辨率成像)。

[0045] 长期存储器件1040典型地包括非挥发性存储器，诸如磁性介质、PROM、闪存器件、光盘等。由于长期存储器件的栅极触点晶体管的所减小的面积，长期存储器件可制成比常规存储器件更小。

[0046] 快速存储器1050典型地是基于SRAM或DRAM技术。SRAM或DRAM技术的存储器单元的晶体管可小于(且快于)常规存储器件，归因于这些存储器单元的晶体管的所减小的栅极触点面积。

[0047] I/O设备1060典型地用于允许系统1000与其它系统和/或传感器之间的通信。I/O设备1060可以是符合多种网络的高速串行接口。具有减小的栅极触点面积的晶体管由于减小的栅极电容，具有较快的转变时间。

[0048] 本发明所示出的实施例的上述说明，包括摘要中的说明并不意味着穷尽性或者将本发明限于所公开的精确形式。而本文中说明本发明的特定实施例及示例旨在说明，本领域普通技术人员将认可在本发明的范围内多种修改是可能的。

[0049] 根据上述的详细描述可对本发明作出这些修改。不应将在以下权利要求中使用的术语视为将本发明限于本说明书中公开的特定实施例。确切地，本发明的范围将完全通过以下权利要求所确定，权利要求应根据所要保护的专利范围解释的既定原则解释。