A/D转换电路

摘要

本发明提供一种A/D转换电路，其包括：脉冲行进电路(10)，其输入有电源或电流源及脉冲信号，使脉冲信号行进；行进位置检测部，其检测脉冲行进电路内的脉冲信号的行进位置，输出与此相应的数据；以及数字数据生成部，其根据行进位置检测部输出的所述数据，生成与电源或电流源的大小对应的数字数据。脉冲行进电路由串联连接的多个反转电路(111～142)构成，多个反转电路由输入信号与输出信号之间的延迟时间与电源或电流源的大小相应地变化的相同逻辑元件构成。在脉冲行进电路中，对于多个反转电路中的一个，输入使脉冲信号的行进开始的起动信号，行进位置检测部根据分别来自多个反转电路的输出信号，检测脉冲行进电路内的脉冲信号的行进位置。

权利要求

1.一种A/D转换电路，其包括：

脉冲行进电路，其输入电源或电流源及脉冲信号，使所述脉冲信号行进；

行进位置检测部，其检测所述脉冲行进电路内的所述脉冲信号的行进位置，输出与所述行进位置相应的数据；以及数字数据生成部，其根据所述行进位置检测部输出的所述数据，生成与所述电源或所述电流源的大小对应的数字数据，所述脉冲行进电路由串联连接为环状的多个反转电路构成，所述多个反转电路由相同逻辑元件构成，所述逻辑元件的输入信号与输出信号之间的延迟时间与所述电源或电流源的大小相应地变化，在所述脉冲行进电路中，对于所述多个反转电路中的一个，输入使所述脉冲信号的行进开始的起动信号，所述行进位置检测部根据分别来自所述多个反转电路的所述输出信号，检测所述脉冲行进电路内的所述脉冲信号的所述行进位置，每个所述逻辑元件都具有被输入所述输入信号的第一输入端、第二输入端以及输出所述输出信号的输出端，所述逻辑元件中的一个的所述第二输入端被输入所述起动信号；以及所述逻辑元件中的其他逻辑元件的所述第二输入端被输入所述电源或恒定电源。

2.根据权利要求1所述的A/D转换电路，其中，所述逻辑元件为NAND电路。

3.根据权利要求1所述的A/D转换电路，其中，所述逻辑元件为NOR电路。

4.根据权利要求1所述的A/D转换电路，其中，所述逻辑元件为全差动型延迟电路。

说明书

A/D转换电路

技术领域

[0001] 本发明涉及将模拟信号转换为数字信号的A/D转换电路。

[0002] 本申请根据2008年5月7日在日本申请的专利申请2008-121208号主张优先权，并在此援引其内容。

背景技术

[0003] 以往，作为A/D(模拟/数字)转换电路的一例，公知有图19所示的结构(例如，参照非专利文献1)。图19是示出以往公知的A/D转换电路的结构的图。

[0004] 在图示的例子中，A/D转换电路190包括：脉冲行进电路191、计数器192、编码器193、第1锁存电路194、第2锁存电路195、第3锁存电路196、计算器197。在脉冲行进电路191中，作为起动用反转电路的一个NAND(与非)电路1911、和作为反转电路的多个逆变器(INV)电路1912连接为环状。NAND电路1911在一方的输入端接受脉冲信号StartP而动作。计数器192及编码器193计测来自脉冲行进电路191的输出信号。第1锁存电路
194保持来自计数器192的输出信号。第2锁存电路195保持来自编码器193的输出信号。
第3锁存电路196对来自第1锁存电路194及第2锁存电路195的输出信号进行相加并保持。计算器197利用第3锁存电路196计算前信号与现信号之间的差分，并向外部的后级电路输出该结果。

[0005] 并且，在图示的例中，用于向脉冲行进电路191的NAND电路1911及逆变器电路1912供给电源的电源线1913与输入端子198连接。对于输入端子198输入作为进行A/D转换的对象的模拟输入信号Vin。并且，编码器193和第1及第2锁存电路194、195接受时钟(CLK)信号CKs的输入。

[0006] 接着，对A/D转换电路190的动作进行说明。如图19所示，在脉冲行进电路191中，脉冲信号StartP在构成为环状的、由一个NAND电路1911和多个逆变器电路1912构成的电路内环绕。

[0007] 脉冲信号StartP与模拟输入信号Vin的大小(电压)及时钟(CLK)信号CKs的周期相应地变化。计数器192对脉冲信号StartP在脉冲行进电路191内的电路中环绕的次数进行计数，并将该结果输出为二进制的数字数据。编码器193检测脉冲行进电路191内的电路中的脉冲信号StartP的位置，并将该结果输出为二进制的数字数据。

[0008] 第1锁存电路194保持计数器192输出的数字数据。第2锁存电路195保持编码器193输出的数字数据。第3锁存电路196将第1锁存电路194保持的数字数据取入为上位比特，将第2锁存电路195锁存的数字数据取入为下位比特，并对这些数字数据进行相加。由此，第3锁存电路196对于时钟信号CKs的每个周期，生成并保持与模拟输入信号Vin的大小相应的二进制的数字数据。

[0009] 计算器197计算第3锁存电路196保持的数字数据、与第3锁存电路196保持的之前的数字数据之间的差分，并将计算出的数字数据DT输出到外部的后级电路。

[0010] 图20是示出A/D转换电路190中的模拟输入信号Vin的大小、与在电路内行进的脉冲信号StartP的传播延迟时间之间的关系的图。在A/D转换电路190中，在模拟输入信号Vin的大小小时，脉冲信号StartP的传播延迟时间变大，在模拟输入信号Vin的大小大时，脉冲信号StartP的传播延迟时间变小。从而，从A/D转换电路190输出与该脉冲信号StartP的传播延迟时间相应的数字数据。

[0011] 图21是示出A/D转换电路190中的采样周期与输出数字数据的定时之间的关系的图。A/D转换电路190按照作为采样周期的时钟信号CKs的每个周期，周期性地输出数字数据DT。在图示的例中，在采样周期2111中输出数字数据2121，在采样周期2112中输出数字数据2122，在采样周期2113中输出数字数据2123。

[0012] 如上所述，A/D转换电路190按照时钟信号CKs的每个周期，周期性地输出与模拟输入信号Vin的大小对应的数字数据DT。

[0013] 非专利文献

[0014] 非专利文献1：“An All-Digital Analog-to-Digital Converter With12-μV/LSB Using Moving-Average Filtering”，IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.38，NO.1，JANUARY 2003

[0015] 但是，在上述的A/D转换电路190中，作为构成脉冲行进电路191的反转电路，混装有NAND电路1911和逆变器电路1912。NAND电路1911和逆变器电路1912分别具有电路固有的传播延迟时间，并且一般而言这些传播延迟时间相互不同。从而，由于该传播延迟时间的差，编码器193输出的下位比特的精度有可能会劣化。

发明内容

[0016] 本发明是为了解决上述课题而提出的，其目的在于提供一种A/D转换电路，其能够以简单的电路结构抑制A/D转换的精度的劣化。

[0017] 本发明的一方式的A/D转换电路，包括：脉冲行进电路，其输入有电源或电流源及脉冲信号，使所述脉冲信号行进；行进位置检测部，其检测所述脉冲行进电路内的所述脉冲信号的行进位置，输出与所述行进位置相应的数据；以及

[0018] 数字数据生成部，其根据所述行进位置检测部输出的所述数据，生成与所述电源或所述电流源的大小对应的数字数据，所述脉冲行进电路由串联连接的多个反转电路构成，所述多个反转电路由输入信号与输出信号之间的延迟时间与所述电源或电流源的大小相应地变化的相同逻辑元件构成，在所述脉冲行进电路中，对于所述多个反转电路中的一个，输入使所述脉冲信号的行进开始的起动信号，所述行进位置检测部根据分别来自所述多个反转电路的所述输出信号，检测所述脉冲行进电路内的所述脉冲信号的所述行进位置。

[0019] 根据本发明的A/D转换电路，由于用相同逻辑元件构成脉冲行进电路，因此不会发生由设在脉冲行进电路的逻辑元件不同引起的A/D转换精度的劣化。从而，可以实现高精度的A/D转换电路。

[0020] 并且，在本发明的A/D转换电路中，所述逻辑元件优选为NAND电路。

[0021] 由此，即使构成脉冲行进电路的反转电路用相同的逻辑元件构成，也可以将逻辑电路中使用的晶体管数的增加抑制在最低限。从而，可以抑制设有A/D转换电路的芯片的面积等的增加。

[0022] 并且，在本发明的A/D转换电路中，所述逻辑元件优选为NOR(或非)电路。

[0023] 并且，在本发明的A/D转换电路中，所述逻辑元件优选为全差动型延迟电路。

[0024] 根据本发明的A/D转换电路，能够以简单的电路结构抑制A/D转换的精度的劣化。

附图说明

[0025] 图1是示出本发明的第1实施方式中的脉冲行进电路的电路图。

[0026] 图2是示出本发明的第1实施方式中的脉冲行进电路的一部分的部分放大图。

[0027] 图3是示出本发明的第1实施方式中的脉冲行进电路的一部分的部分放大图。

[0028] 图4是示出本发明的第1实施方式中的脉冲行进电路的一部分的部分放大图。

[0029] 图5是示出本发明的第1实施方式中的脉冲行进电路的一部分的部分放大图。

[0030] 图6是示出本发明的第1实施方式的变形例中的脉冲行进电路的电路图。

[0031] 图7是示出本发明的第2实施方式中的脉冲行进电路的电路图。

[0032] 图8是示出本发明的第2实施方式中的脉冲行进电路的一部分的部分放大图。

[0033] 图9是示出本发明的第2实施方式中的脉冲行进电路的一部分的部分放大图。

[0034] 图10是示出本发明的第2实施方式中的脉冲行进电路的一部分的部分放大图。

[0035] 图11是示出本发明的第2实施方式中的脉冲行进电路的一部分的部分放大图。

[0036] 图12是示出本发明的第2实施方式的变形例中的脉冲行进电路的电路图。

[0037] 图13是示出本发明的第3实施方式中的脉冲行进电路的电路图。

[0038] 图14是示出本发明的第3实施方式中的脉冲行进电路的一部分的部分放大图。

[0039] 图15是示出本发明的第3实施方式中的脉冲行进电路的一部分的部分放大图。

[0040] 图16是示出本发明的第3实施方式中的脉冲行进电路的一部分的部分放大图。

[0041] 图17是示出本发明的第3实施方式中的脉冲行进电路的一部分的部分放大图。

[0042] 图18是示出本发明的第3实施方式的变形例中的脉冲行进电路的电路图。

[0043] 图19是示出以往公知的A/D转换电路的结构的结构图。

[0044] 图20是示出A/D转换电路中的模拟输入信号的大小、与在电路内行进的脉冲信号的传播延迟时间之间的关系的图。

[0045] 图21是示出A/D转换电路中的采样周期、与输出数字数据的定时之间的关系的图。

[0046] 标记说明：

[0047] 10、20、30、40、50、60、191：脉冲行进电路

[0048] 41～43：电流源

[0049] 111～142、1911：NAND电路

[0050] 190：A/D转换电路

[0051] 192：计数器

[0052] 193：编码器

[0053] 194：第1锁存电路

[0054] 195：第2锁存电路

[0055] 196：第3锁存电路

[0056] 197：计算器

[0057] 211～242：NOR电路

[0058] 311～342：全差动型延迟电路(DE)

[0059] 1912：逆变器电路

具体实施方式

[0060] (第1实施方式)

[0061] 以下，参照附图说明本发明的第1实施方式。本实施方式中的A/D(模拟/数字)转换电路包括：脉冲行进电路；计数器及编码器(行进位置检测部)，其计测来自脉冲行进电路的输出信号；第1锁存电路，其保持来自计数器的输出信号；第2锁存电路，其保持来自编码器的输出信号；第3锁存电路，其对来自第1锁存电路及第2锁存电路的输出信号进行相加并保持；以及计算器(数字数据生成部)，其使用第3锁存电路计算前信号与现信号之间的差分，并向外部的后级电路输出。

[0062] 并且，本实施方式中的A/D转换电路相比于图19中所示的A/D转换电路，不同点仅为脉冲行进电路的结构，脉冲行进电路以外的各部的结构与图19中所示的各部的结构相同。

[0063] 图1是示出本实施方式中的脉冲行进电路10的电路图。在图示的例中，脉冲行进电路10是将32个NAND电路111～142串联连接而成的电路。

[0064] 在本实施方式中的脉冲行进电路10中，作为起动用反转电路的1个NAND电路(NAND电路111)、和作为反转电路动作的多个NAND电路(NAND电路112～142)连接为环状。NAND电路111在一方的输入端接受脉冲信号StartP、在另一方的输入端接受前一级的NAND电路142的输出而动作。各个NAND电路112～141在一方的输入端接受前一级的NAND电路(例如，NAND电路112的情况下是NAND电路111)的输出、在另一方的输入端接受High电平(模拟输入信号Vin或A/D转换电路的电源VDD)而动作。NAND电路142在一方的输入端接受前一级的NAND电路141的输出、在另一方的输入端作为前馈环接受来自NAND电路138的输出，而不是接受High电平。由此，在输入有脉冲信号StartP的期间，按照与NAND电路111～142的延迟时间对应的周期，各NAND电路的输出发生振荡。

[0065] 另外，前馈环的结构不限定于上述结构。例如，也可以构成为，仅在NAND电路140的一方的输入端，作为前馈环接受来自NAND电路136的输出，而不是接受High电平。并且，构成脉冲行进电路10的NAND电路的总数不限定于32个，只要是4个以上的偶数个，则没有特别限制。

[0066] 从图2到图5是示出本实施方式中的脉冲行进电路10的一部分(图1中的符号101的部分)的部分放大图。也可以将本实施方式中的脉冲行进电路10整体的结构构成为图2至图5所示的结构。在图2所示的例中，通过将模拟输入信号Vin的电平(大小)使用为反转电路的电源，来控制反转电路的传播延迟时间。并且，如图3所示，也可以将输入到脉冲行进电路10的模拟输入信号Vin的电平，连接到反转电路的GND侧。并且，如图4所示，也可以通过使用具有与模拟输入信号Vin的电平相应的电流值的电流源41～43，来控制反转电路的传播延迟时间。并且，如图5所示，也可以将电流源41～43连接到反转电路的GND侧。并且，虽然未图示，也可以将电流源分别连接到反转电路的电源VDD侧、GND侧。

[0067] 另外，虽然说明了由4个以上的偶数个的NAND电路构成的脉冲行进电路10的例子，但本实施方式中的脉冲行进电路也可以是由3个以上的奇数个NAND电路构成的脉冲行进电路。

[0068] 图6是示出本实施方式的变形例中的脉冲行进电路20的电路图。在图示的例中，脉冲行进电路20是将31个NAND电路111～141串联连接而成的电路。

[0069] 在本实施方式中的脉冲行进电路20中，作为起动用反转电路的1个NAND电路(NAND电路111)、和作为反转电路动作的多个NAND电路(NAND电路112～141)连接为环状。NAND电路111在一方的输入端接受脉冲信号StartP、在另一方的输入端接受前一级的NAND电路141的输出而动作。NAND电路112～141在一方的输入端接受前一级的NAND电路的输出、在另一方的输入端接受High电平(模拟输入信号Vin或A/D转换电路的电源VDD)而动作。

[0070] 另外，构成脉冲行进电路20的NAND电路的总数不限定于31个，只要是3个以上的奇数个，则没有特别限制。并且，脉冲行进电路20的结构与脉冲行进电路10同样，也可以是图2至图5所示的结构。并且虽然未图示脉冲行进电路20的结构，但也可以构成为将电流源分别连接在反转电路的电源VDD侧、GND侧的结构。

[0071] 如上所述，在本实施方式中，对于构成脉冲行进电路的反转电路，可以仅使用相同逻辑元件(NAND电路)来构成，可以实现各反转电路间没有传播延迟时间之差的脉冲行进电路。由此，根据本实施方式，可以以简单的电路结构抑制A/D转换的精度的劣化。

[0072] (第2实施方式)

[0073] 以下，参照附图说明本发明的第2实施方式。本实施方式中的A/D转换电路与图19中所示的A/D转换电路相比，不同点仅为脉冲行进电路的结构，脉冲行进电路以外的各部的结构与图19中所示的各部的结构相同。

[0074] 并且，本实施方式与第1实施方式的区别在于，作为构成脉冲行进电路的反转元件使用了NOR(或非)电路。

[0075] 图7是示出本实施方式中的脉冲行进电路30的电路图。在图示的例中，脉冲行进电路30是将32个NOR电路211-242串联连接而成的电路。

[0076] 在本实施方式中的脉冲行进电路30中，作为起动用反转电路的1个NOR电路(NOR电路211)、和作为反转电路动作的多个NOR电路(NOR电路212～242)连接为环状。NOR电路211在一方的输入端接受脉冲信号StartP、在另一方的输入端接受前一级的NOR电路242的输出而动作。NOR电路212～241在一方的输入端接受前一级的NOR电路(例如，NOR电路212的情况下为NOR电路211)的输出、在另一方的输入端接受Low电平(GND)而动作。NOR电路242在一方的输入端接受前一级的NOR电路241的输出、在另一方的输入端作为前馈环接受来自NOR电路238的输出，而不是接受Low电平。这是因为如下的原因：在本实施方式中，由于脉冲行进电路30由偶数个NOR电路构成，因此使NOR电路242的输出反转，以使在每次脉冲信号StartP通过时，NOR电路211～242输出不同的值。并且，由于脉冲行进电路30作为反转电路使用NOR电路，因此通过使脉冲信号StartP从High电平变化到Low电平而起动。

[0077] 另外，前馈环的结构不限于上述的结构。例如，也可以为仅仅NOR电路240的一方的输入端作为前馈环接受来自NOR电路236的输出，而不是接受Low电平。并且，构成脉冲行进电路30的NOR电路的总数不限定于32个，只要是4个以上的偶数个，则没有特别限制。

[0078] 图8至图11是示出本实施方式中的脉冲行进电路30的一部分(图7中的符号701的部分)的部分放大图。也可以将本实施方式中的脉冲行进电路30整体的结构构成为图8至图11所示的结构。在图8所示的例中，通过将模拟输入信号Vin的电平作为反转电路的电源来使用，从而控制反转电路的传播延迟时间。并且，如图9所示，也可以将输入到脉冲行进电路30的模拟输入信号Vin的电平连接到反转电路的GND侧。并且，如图10所示，也可以通过使用具有与模拟输入信号Vin的电平相应的电流值的电流源41～43，来控制反转电路的传播延迟时间。并且，如图11所示，也可以将电流源41～43连接到反转电路的GND侧。并且，虽然未图示，但也可以将电流源分别连接到反转电路的电源VDD侧、GND侧。

[0079] 另外，虽然说明了由4个以上的偶数个NOR电路构成的脉冲行进电路30的例子，但本实施方式中的脉冲行进电路也可以是由3个以上的奇数个NOR电路构成的脉冲行进电路40。

[0080] 图12是示出本实施方式的变形例中的脉冲行进电路40的电路图。在图示的例中，脉冲行进电路40是将31个NOR电路211～241串联连接而成的电路。

[0081] 在本变形例中的脉冲行进电路40中，作为起动用反转电路的1个NOR电路(NOR电路211)、和作为反转电路动作的多个NOR电路(NOR电路212～241)连接为环状。NOR电路211在一方的输入端接受脉冲信号StartP、在另一方的输入端接受前一级的NOR电路241的输出而动作。NOR电路212～241在一方的输入端接受前一级的NOR电路的输出、在另一方的输入端接受Low电平(GND)而动作。

[0082] 另外，构成脉冲行进电路40的NOR电路的总数不限定于31个，只要是3个以上的奇数个，则没有特别限制。并且，脉冲行进电路40的结构与脉冲行进电路30同样，也可以构成为图8至图11所示的结构。并且，虽然未图示，但脉冲行进电路40的结构也可以构成为将电流源分别连接到反转电路的电源VDD侧、GND侧的结构。

[0083] 如上所述，在本实施方式中，对于构成脉冲行进电路的反转电路，可以仅使用相同逻辑元件(NOR电路)来构成，并且可以实现各反转电路间没有传播延迟时间之差的脉冲行进电路。由此，根据本实施方式，可以以简单的电路结构抑制A/D转换的精度的劣化。

[0084] (第3实施方式)

[0085] 以下，参照附图说明本发明的第3实施方式。本实施方式中的A/D转换电路与图19中所示的A/D转换电路相比，不同点仅为脉冲行进电路的结构，脉冲行进电路以外的各部的结构与图19中所示的各部的结构相同。

[0086] 并且，本实施方式与第1实施方式及第2实施方式的区别在于，作为构成脉冲行进电路的反转元件使用了全差动型延迟电路(DE)。

[0087] 图13是示出本实施方式中的脉冲行进电路50的电路图。在图示的例中，脉冲行进电路50是将32个DE 311-342串联连接而成的电路。

[0088] 在本实施方式中的脉冲行进电路50中，作为起动用反转电路的1个全差动型延迟电路(DE 311)、和多个全差动型延迟电路(DE 312～342)连接为环状。DE 311在触发端接受脉冲信号StartP、在正的输入端接受前一级的全差动型延迟电路DE 342的正的输出、在负的输入端接受前一级的全差动型延迟电路DE 342的负的输出而动作。DE 312～342在正的输入端接受前一级的全差动型延迟电路(DE 312情况下为DE 311)的负的输出、在负的输入端接受前一级的全差动型延迟电路的正的输出而动作。

[0089] 另外，在本实施方式的脉冲行进电路50中，在DE 311的触发端输入Low的情况下，固定DE 311～342的输入输出端电压而起动动作，在DE 311的触发端输入High的情况下，不固定DE 311～342的输入输出端电压而起动动作。并且，构成脉冲行进电路50的DE的总数不限定于32个，只要是4个以上的偶数个，则没有特别限制。

[0090] 图14至图17是示出本实施方式中的脉冲行进电路50的一部分(图13中的符号1301的部分)的部分放大图。也可以将本实施方式中的脉冲行进电路50整体的结构构成为图14至图17所示的结构。在图14所示的例中，通过将模拟输入信号Vin的电平作为反转电路的电源来使用，从而控制反转电路的传播延迟时间。并且，如图15所示，也可以将输入到脉冲行进电路50的模拟输入信号Vin的电平连接到反转电路的GND侧。并且，如图16所示，也可以通过使用具有与模拟输入信号Vin的电平相应的电流值的电流源41～43，来控制反转电路的传播延迟时间。并且，如图17所示，也可以将电流源41～43连接到反转电路的GND侧。并且，虽然未图示，但也可以将电流源分别连接到反转电路的电源VDD侧、GND侧。

[0091] 另外，虽然说明了由4个以上的偶数个全差动型延迟电路构成的脉冲行进电路50的例子，但本实施方式中的脉冲行进电路也可以是由3个以上的奇数个全差动型延迟电路构成的脉冲行进电路60。

[0092] 图18是示出本实施方式的变形例中的脉冲行进电路60的电路图。在图示的例中，脉冲行进电路60是将31个DE 311～341串联连接而成的电路。

[0093] 在本变形例中的脉冲行进电路60中，作为起动用反转电路的1个全差动型延迟电路(DE 311)、和多个全差动型延迟电路(DE 312～341)连接为环状。DE 311在触发端接受脉冲信号StartP、在正的输入端接受前一级的全差动型延迟电路DE 341的负的输出、在负的输入端接受前一级的全差动型延迟电路DE 341的正的输出而动作。DE 312～341在正的输入端接受前一级的全差动型延迟电路的负的输出、在负的输入端接受前一级的全差动型延迟电路的正的输出而动作。

[0094] 另外，在本变形例的脉冲行进电路中，在DE 311的触发端输入Low的情况下，固定DE 311～341的输入输出端电压而起动动作，在DE 311的触发端输入High的情况下，不固定DE 311～341的输入输出端电压而起动动作。

[0095] 另外，构成脉冲行进电路60的DE的总数不限定于31个，只要是3个以上的奇数个，则没有特别限制。并且，脉冲行进电路60的结构与脉冲行进电路50同样，也可以构成为图14至图17所示的结构。并且，虽然未图示，但脉冲行进电路60的结构也可以构成为将电流源分别连接到反转电路的电源VDD侧、GND侧的结构。

[0096] 如上所述，在本实施方式中，对于构成脉冲行进电路的反转电路，可以仅使用相同逻辑元件(DE)来构成，并且可以实现各反转电路间没有传播延迟时间之差的脉冲行进电路。由此，根据本实施方式，可以以简单的电路结构抑制A/D转换的精度的劣化。

[0097] 以上，虽然参照附图详细说明了本发明的实施方式，但具体结构不限定于该实施方式，还包含不脱离本发明的要旨的范围的设计等。

[0098] 产业上的可利用性

[0099] 根据本发明的A/D转换电路，可以以简单的电路结构抑制A/D转换的精度的劣化。