一种数字锁相放大器

摘要

本发明公开了一种数字锁相放大器，包括：信号通道（1），参考通道（2）和信号处理器（3）三个部分，信号通道（1）通过A/D转换器（4）与信号处理器（3）连接，所述信号处理器（3）包括测频模块（31）、鉴频鉴相器（32）、Cordic发生器（33）、第一低通滤波器（34）、第二低通滤波器（34’）；参考通道（2）经过信号整形电路模块（22）形成两路输出至信号处理器（3），一路经过测频模块（31）输入Cordic发生器（33），另一路经移相模块（7）和鉴频鉴相器（32）输入Cordic发生器（33），经Cordic发生器（33）输出的正弦、余弦信号分别与输入信号通道（1）处理后的信号相乘，依次通过第一低通滤波器（34）、第二低通滤波器（34’）及第一D/A转换器（5）、第二D/A转换器（5’）输出。与现有技术相比，本发明所述的数字锁相放大器精度高、频带宽、数据稳定，同时提高了相位精度，消除了模拟通道的频率非线性。

权利要求

1.一种数字锁相放大器，包括：信号通道（1），参考通道（2）和信号处理器（3）三个部分，其特征在于：信号通道（1）通过A/D转换器（4）与信号处理器（3）连接，所述信号处理器（3）包括测频模块（31）、鉴频鉴相器（32）、Cordic发生器（33）、低通滤波器（34、34’）；参考通道（2）经过信号整形电路模块（22）形成两路输出至信号处理器（3），一路经过测频模块（31）输入Cordic发生器（33），另一路依次经移相模块（7）和鉴频鉴相器（32）输入Cordic发生器（33），经Cordic发生器（33）输出的正弦、余弦信号分别与进入信号通道（1）后输出的信号相乘得到两路结果，其中一路依次通过第一低通滤波器（34）和第一D/A转换器（5）输出，另一路依次通过第二低通滤波器（34’）和第二D/A转换器（5’）输出。

2.根据权利要求1所述的数字锁相放大器，其特征在于：所述信号通道（1）具有两个信号输入端，还包括依次串联的电流电压转换模块（11）、输入耦合模块（12）、差分放大器（13）、陷波器（14）、程控放大器（15）、数控衰减器（16）和抗混叠滤波器（17）。

3.根据权利要求2所述的数字锁相放大器，其特征在于：所述陷波器（14）包括一50Hz陷波器（141）和一100Hz陷波器（142）。

4.根据权利要求2所述的数字锁相放大器，其特征在于：所述抗混叠滤波器（17）包括并联的自跟踪窄带滤波器（171）和低通滤波器（172）。

5.根据权利要求1所述的数字锁相放大器，其特征在于：所述信号处理器（3）采用一片可编程逻辑器件（FPGA）来实现。

6.根据权利要求1所述的数字锁相放大器，其特征在于：所述信号处理器（3）中还包括一用于计算出信号幅值和相位的运算模块（35），第一低通滤波器（34）的输出及第二低通滤波器（34’）的输出同时作为该运算模块的输入，运算结果即为信号幅值和相位。

7.根据权利要求1所述的数字锁相放大器，其特征在于：所述第一低通滤波器（34）、第二低通滤波器（34’）为四阶IIR低通滤波器。

8.根据权利要求1所述的数字锁相放大器，其特征在于：所述数字锁相放大器还包括位于反馈回路上的正弦波整形电路模块（6），该反馈回路由Cordic发生器（33）输出的余弦信号依次经过第三D/A转换器（5”）、正弦波整形电路模块（6）并输入鉴频鉴相器（32）形成。

9.根据权利要求1所述的数字锁相放大器，其特征在于：所述数字锁相放大器还包括一用于与信号处理器的控制端连接的中心控制器。

说明书

一种数字锁相放大器

技术领域

[0001] 本发明涉及微弱信号探测放大设备领域，更具体的说是一种基于互相关算法的数字锁相放大器。

背景技术

[0002] 锁相放大技术是微弱信号检测中被使用得最广泛的且最有效的一种方法。锁相放大技术测量微弱信号的基本思想主要有两点。一是利用参考信号对慢变或者直流信号进行调制，实现频率迁移。由于日常环境中存在大量噪声，这些噪声在频域上有一定的分布，在低频阶段噪声有较大的幅值。如果待测信号的频率较低或是直流信号，对测量信号放大时不可避免地会放大噪声。若利用交流放大，则可避开这些幅值较大的噪声频率区域，提高信号的信噪比。因此，通常采用光学斩波器，或其他类似的调制方法实现频率迁移。

[0003] 二是利用信号相关和低通滤波原理，即参考信号频率与输入信号频率相关，与噪声信号不相关，从而将待测微弱信号从较强的噪声中提取出来，使得测量精度大大提高。所谓相关，是指两个函数不相关（彼此独立）；如果它们的乘积对时间求平均（积分）为零，则表明这两个函数的关系又可分为自相关和互相关两种。由于互相关检测抗干扰能力强，因此在微弱信号检测中大都采用互相关检测原理。

[0004] 根据互相关函数的定义，假设输入信号为x(t)=s(t)+n(t)，参考信号为y(t)。其中s(t)为待测信号，n(t)为噪声信号。则输入信号与参考信号的互相关函数：

[0005]

[0006]

[0007] 根据互相关函数的特性，噪声信号n(t)与参考信号y(t)不相关，则有Rny(τ)=0。当待测信号s(t)与参考信号y(t)是互相关的，就可以得到互相关运算的输出为[0008] Rxy(τ)=Rsy(τ)（2）

[0009] 由公式（2），可得出待测信号与噪声信号完全不相关的结果，这就是锁相放大器的核心部件相敏检测器（phase sensitive detector，简称PSD，又称相关器）实现微弱信号提取的理论依据。请参阅图1所示，现有技术的锁相放大器的原理框图。其中，相敏检测器通常是由乘法器和积分器组成，其中乘法器一般采用开关乘法器，常采用方波作参考信号，积分器通常由低通滤波器组成。

[0010] 如中国专利CN100461629C所公开了一种数字锁相放大器，包括信号通道、参考通道、信号处理器和中心控制器四个部分，信号通道通过A/D转换器与信号处理器连接，该信号处理器包括两路与A/D转换器连接的乘法器，与乘法器连接的两路积分器，数控移相器和90度移相器，参考通道经过数控移相器形成两路输出，一路直接作为乘法器输入，另一路经90度移相器后再输入另一路乘法器，两路积分器分别经过两个D/A转换器后形成两路输出，信号通道和信号处理器的控制端与中心控制器连接。该数字锁相放大器采用平均值滤波器来实现相敏相关检测，但该平均值滤波器的低通截止频率低、衰减斜率大、所需阶数比IIR滤波器多，使用效果不够理想。此外，该数字锁相放大器中使用的方波信号需要转换成数字信号后，再输入信号处理器中与参考通道的参考信号进行相乘和积分运算，由于信号转换引起误差和相位精度不高等缺陷。

发明内容

[0011] 本发明的目的在于克服现有技术中的缺点与不足，提供了一种精度高、频带宽、数据稳定的数字锁相放大器，采用四阶IIR滤波器实现相敏相关算法中的低通滤波器结构；采用数字锁相环反馈结构，提高相位精度；采用软件自校正技术，消除了模拟通道的频率非线性，使输出数据的绝对值更加准确。

[0012] 本发明的具体实现方案如下：

[0013] 一种数字锁相放大器，包括：信号通道、参考通道和信号处理器三个部分，信号通道通过A/D转换器与信号处理器连接，所述信号处理器包括测频模块、鉴频鉴相器、Cordic发生器、低通滤波器；参考通道经过信号整形电路模块形成两路输出至信号处理器，一路经过测频模块输入Cordic发生器，另一路经移相模块和鉴频鉴相器输入Cordic发生器，经Cordic发生器输出的正弦、余弦信号分别与信号通道的输入信号相乘后，依次通过低通滤波器及D/A转换器输出。

[0014] 进一步，信号通道具有两个信号输入端，还包括依次串联的电流电压转换模块、输入耦合模块、差分放大器、陷波器、程控放大器、数控衰减器和抗混叠滤波器。

[0015] 进一步，所述陷波器包括一50Hz陷波器和一100Hz陷波器。

[0016] 进一步，所述抗混叠滤波器包括并联的自跟踪窄带滤波器和低通滤波器。

[0017] 进一步，所述信号处理器采用一片可编程逻辑器件（FPGA）来实现。

[0018] 进一步，所述信号处理器中还包括一用于计算出信号幅值和相位的运算模块。

[0019] 作为优选，所述低通滤波器为四阶IIR低通滤波器。

[0020] 进一步，所述该数字锁相放大器还包括位于反馈回路上的正弦波整形电路模块。

[0021] 作为优选，所述数字锁相放大器还包括一用于与信号处理器的控制端连接的中心控制器。

[0022] 相对于现有技术，本发明所述的一种数字锁相放大器，采用IIR低通滤波器代替原来的积分运算，避开了由于积分不是信号的整数周期而带来的数据不稳定性，而且IIR低通滤波器比平均值滤波器有更好的衰减斜率，容易做到更低的截止频率。

[0023] 相对于现有技术，本发明所述的一种数字锁相放大器，采用了基于FPGA和Cordic算法的数字锁相环技术，可输出的数字正弦信号。当参考时钟频率或者相位发生变化时，该数字锁相环可检测到此变化，并通过Cordic发生器调节输出频率，直到参考信号与输出正弦信号同步。本发明所述的数字锁相放大器中FPGA内还设有独立的测频模块，锁定时间更短，因此，更加方便在数字信号处理中或需要与参考时钟信号同步的数字正弦信号的其他场合。

[0024] 相对于现有技术，本发明所述的一种数字锁相放大器，为降低模拟器件的频率响应误差的影响而采用了软件自校正技术，从而消除了模拟通道的频率非线性，使输出数据的绝对值更加准确。

[0025] 为了能更清晰的理解本发明，以下将结合附图说明阐述本发明的具体实施方式。

附图说明

[0026] 图1是现有技术的锁相放大器的方框图。

[0027] 图2是本发明所述数字锁相放大器的方框图。

[0028] 图3是本发明所述数字锁相放大器的相敏相关算法结构框图。

[0029] 图4是本发明所述数字锁相放大器的低通滤波器结构框图。

具体实施方式

[0030] 下面结合附图及具体实施例来更详细地描述本发明。

[0031] 请参阅图2所示的数字锁相放大器，包括信号通道1、参考通道2和信号处理器3。待测信号从信号通道1输入，在信号通道1中对其进行电流电压转换、放大和滤波。随后，该信号经A/D转换器4转换成数字信号，并输入信号处理器3，在本实施例中采用可编程逻辑控制器（FPGA）进行处理。参考信号经参考通道2进行整形后，可选择以方波信号或正弦波信号输入信号处理器3。由信号处理器3将待测信号和参考信号进行运算后形成两路输出，该两路输出分别经第一D/A转换器5和第二D/A转换器5’变换成X通道和Y通道的模拟输出，该输出信号由中心控制器（图2中未示出）进行控制。

[0032] 信号通道1具有两个信号输入端A和B，还包括依次串联的电流转电压模块11、输入耦合模块12、差分放大器13、陷波器14、程控放大器15、数控衰减器16和抗混叠滤波器17。信号通道1输入信号的幅值范围1nV～1V，频率范围1mHz～300kHz。由于输入信号的幅值比较小，并且夹杂在各种噪声中，因此信号通道1要将输入的检测信号进行模拟增益，并尽可能过滤掉噪音。其中，输入耦合模块12包括输入耦合模块121和输入耦合模块122，陷波器14包括由继电器控制切换的、串联的50Hz陷波器141和100Hz陷波器142，抗混叠滤波器17包括两并联的自跟踪窄带滤波器171和低通滤波器172，由继电器控制选择。

[0033] 信号输入端A经电流转电压模块11后，其输出端通过继电器与输入耦合模块121连接。电流转电压模块11的作用是将输入的电流信号转换成电压信号，若输入信号为电压信号，该模块关断。输入耦合模块121的输入端通过继电器切换可以与信号输入端A连接，也可以与电流电压转换模块11连接，输出端与差分放大器13的正端连接。

[0034] 信号输入端B与输入耦合模块122的输入端直接相连，该输入耦合模块122的输出端与差分放大器13的负端连接。输入耦合模块12具有交流耦合和直流耦合两种模式。交流放大时应保证转换为数字信号时有足够大的幅值。

[0035] 差分放大器13的正负输入端分别与输入耦合模块121、122的输出端连接，输出端通过继电器与50Hz陷波器141的输入端连接。该差分放大器13的输入阻抗极大，噪声极低，用以对输入A、B通道的信号实现差分运算和信号放大。

[0036] 50Hz陷波器141的主要作用是滤除工频干扰，其输入端通过继电器与差分放大器13的输出端连接，输出端通过继电器与100Hz陷波器142输入端连接，可以通过继电器切换，决定是否让信号通过该50Hz陷波器141。

[0037] 100Hz陷波器142的主要作用是滤除工频干扰的二次谐波，其输入端通过继电器与50Hz陷波器141的输出端连接，其输出端与程控放大器15输入端连接，可以通过切换，决定是否让信号通过该100Hz陷波器142。

[0038] 程控放大器15的主要作用是对信号进行放大，其输入端与100Hz陷波器142的输出端连接，输出端与数控衰减器16的输入端连接。数控衰减器16的输出端与抗混叠滤波器17的输入端连接，其主要作用是对大信号进行衰减。

[0039] 抗混叠滤波器17的作用是滤除不需要的信号，并在不失真前提下，将需要数字化的信号的频率上限限制在采样频率的一半以下，避免A/D转换器4的信号出现虚假信号。该抗混叠滤波器17由自跟踪窄带滤波器171和宽带低通滤波器172并联，通过继电器切换可选择采用自跟踪窄带滤波器171或低通滤波器172，其中该自跟踪窄带滤波器171的带宽为30kHz，可以提高系统动态储备；低通滤波器172的带宽300kHz。该抗混叠滤波器17的输入端与数控衰减器16的输出端连接，输出端与A/D转换器4连接，经模数转换后，将被转换后的数字信号送入信号处理器3中，依据一定的算法完成相敏检波器的功能，再通过数字低通滤波器后获取差频后的直流信号。

[0040] 参考通道2与信号通道1采用相同的采样速率、提供数字相敏检波器所需要的相位信息，其包括参考信号输入端21和信号整形电路模块22，该信号整形电路模块22包括方波整形模块221和正弦波整形模块222，并具有正沿触发和负沿触发两种模式，其主要作用是将参考信号输入整形为信号处理器3可识别的数字信号。参考通道输入信号的频率范围1mHz～300kHz。

[0041] 信号处理器3由可编程逻辑器件（FPGA）来实现。在信号处理器3内设置测频模块31、鉴频鉴相器32、Cordic发生器33、第一低通滤波器34和第二低通滤波器34’、平方根Arctan()模块35。为了减少数字锁相环的锁定时间，采用测频模块31用于对参考时钟输入信号进行测频。测频模块31将测到的参考信号频率输入到Cordic发生器33，这样可以减少鉴频鉴相器32鉴频的时间。该测频模块31的测频精度到0.001Hz。在本实施例中，测频模块31采用分频段测频法对不同频段的信号进行不同的分频测量，再将测量数据输入到Cordic发生器33中。

[0042] 该鉴频鉴相器32由两个触发器和一个与非门组成，其原理是：将参考信号与反馈信号进行相位比较，当反馈信号相位落后参考信号时，输出up信号；反之则输出down信号。该鉴频鉴相器32的线性鉴相范围是[-2π,2π]。当该鉴频鉴相器32锁定时，其输出取决于相位差，起到鉴相器作用；未锁定时，其输出取决于信号间的频率差，起鉴频器作用。

[0043] Cordic发生器33是一个基于Cordic算法的正弦信号发生器。Cordic算法可将复杂运算分解为统一的简单移位、加法迭代运算，其基本思想是通过一系列固定的、与运算基数相关的角度不断偏摆来逼近所需的旋转角度。其每一级运算依照如下公式（3）～（5）进行：

[0044] xi+1＝xi-yidi2-i（3）

[0045] yi+1＝yi+xidi2-i（4）

[0046] zi+1＝zi-ditan-1(2-i)（5）

[0047] 使zn=0的旋转称为旋转模式（rotation mode），yn＝0的旋转称为向量模式（vector mode）。本发明中的Cordic发生器33采用旋转模式，输入角度值，通过Cordic算法就可以得到相应的正弦值或者余弦值。

[0048] 参考信号经过参考通道2进入信号处理器3后分成两路：一路信号处理器3对其进行频率测量，并将测量结果输入到Cordic发生器33；另一路参考信号经移相模块7移相后与Cordic发生器33产生的余弦信号，经第三D/A转换器5”输出整形后反馈的方波信号进行相位和频率对比，并将对比结果输入到Cordic发生器33，该相位和频率对比由鉴频鉴相器32完成。Cordic发生器33根据测频模块31测得的频率值和鉴频鉴相器32输出结果产生相应的正弦信号。

[0049] 输入信号通过信号通道1处理后，再进入信号处理器3后，与Cordic发生器33产生的相位相差90度的两路正弦信号分别相乘，相乘后的两路结果分别输入四阶IIR第一低通滤波器34和第二低通滤波器34’，两路低通滤波器34、34’的直接输出，即两通道分别进行相敏相关检测的结果，利用运算模块35可计算出信号的幅值和相位。

[0050] 请参阅图3，相敏相关算法的结构框图，假设输入信号的波形方程为：

[0051]

[0052] 其中ω是系统的参考频率，Aisin(ωt+φ)是信号部分，Bi(t)是噪声部分。参考信号经过Cordic发生器33解析为：

[0053] Sr(t)=Arsin(ωt)（7）

[0054] S′r(t)=Arcos(ωt)（8）

[0055] 被测信号和参考信号在乘法器中相乘后

[0056]

[0057]

[0058]

[0059]

[0060] S0，S1经过低通滤波器后，滤除不相关量，仅剩下与幅度值和相位相关的量和 将这两个量输入平均值和arctan（）运算模块35，即可得到信号的幅度值和相位。

[0061] 低通滤波器34、34’是由同步滤波器341和四阶IIR滤波器342两部分组成，请参阅图4所示。同步滤波器341仅在频率低于200Hz时开启使用。在正常频率下，信号直接通过四阶低通滤波器342输出。四阶IIR低通滤波器342由四个IIR低通滤波器串联而成，该滤波器模块可以实现-6dB/oct、-12dB/oct、-18dB/oct和-24dB/oct衰减斜率，各子滤波器的时间常数也可以实时根据需要修改。

[0062] 假设待测信号的频率为F，在信号频率较低的时候，输入信号与Cordic发生器33所产生的同频正弦信号相乘，输出结果中产生2F信号，由于F较小，若滤出该2F频率的低频信号，仅使用IIR四阶低通滤波器342来实现将对滤波器的时间常数要求更长，才能达到如此低的截止频率。因此，在四阶低通IIR滤波器342的基础上加入同步滤波器341，先用同步滤波器341对用2F频率的信号一个周期取平均，滤除2F频率信号后再输入四阶低通滤波器342。

[0063] 该数字锁相放大器回路中还包括数模转换器（DAC）5和位于反馈回路上的正弦波整形电路模块6。数模转换器5将正弦数字信号转换为模拟信号，在本实施例中，采用16位高精度转换芯片，转换速率率为2MSPS。正弦波整形模块6采用高速比较器来实现，其作用是将正弦信号整形成FPGA能够识别的TTL电平信号，即频率和相位一致的方波信号，该信号与移相后的参考信号同时输入到鉴频鉴相器32中进行对比，最后将对比的结果输回到Cordic发生器33，从而就构成了一个数字锁相环回路。

[0064] 该数字锁相放大回路还包括中心控制器（图中未标出），主要完成对整个数字锁相放大器的控制，包括按键控制，液晶控制，系统电路控制，USB与电脑通讯的控制等。

[0065] 同时，该数字锁相放大器还设有多个模拟输出点，如信号通道1设有信号结果溢出71，数控衰减器16设有信号溢出72等。这些输出端对于检测本发明所述的数字锁相放大器的工作状态及实验等都有很大帮助。

[0066] 由于信号通道1中对输入信号的处理是采用模拟器件级联的方式实现的，而模拟器件的频率响应都存在一定的缺陷，则整个通道的频率非线性等于每个模拟器件非线性相乘的积，最终从信号通道中输出的信号的频率响应就会有一定的非线性误差，这对信号绝对值要求较高的场合将不适用。本发明所述的数字锁相放大器采用软件校正技术，使得这种频率响应的非线性降到最低，数据输出绝对值更加准确。具体实现是通过FPGA产生一个与参考信号频率相同的正弦信号通过第一D/A转换器5输出，该信号的幅值是确定的，而且频率响应的线性度较好。将该信号再输入到信号通道1得到相应的输出值，再根据该输出值计算出信号通道1的频率响应误差。用该频率响应误差值校正待测信号的输出值，从而得到准确的绝对值。在无软件校正的情况下，最差的频率点输出值的相对误差为5%，加入软件校正后，相对误差为2%。

[0067] 本发明并不局限于上述实施方式，如果对本发明的各种改动或变形不脱离本发明的精神和范围，倘若这些改动和变形属于本发明的权利要求和等同技术范围之内，则本发明也意图包含这些改动和变形。