反熔丝及反熔丝的制造方法

摘要

一种制造反熔丝的方法，包括提供具有位线扩散区域和电容器扩散区域的衬底。在衬底之上形成栅极电介质层，并且在栅极电介质层上形成字线。在独立于形成栅极电介质层处理步骤的处理步骤中，在电容器扩散区域上形成氧化物层。选择线接触插塞形成在氧化物层之上并与其接触以形成将氧化物层作为其电容器电介质层的电容器。选择线接触插塞被配置用于施加电压，以引起氧化物层的永久击穿，从而对反熔丝进行编程。

权利要求

1.一种反熔丝，包括：

衬底，具有位线扩散区域和电容器扩散区域；

栅极电介质层，在所述衬底之上；

字线，在所述栅极电介质层上；

氧化物层，在所述电容器扩散区域上，选择线接触插塞的底部和所述电容器扩散区域的表面之间的距离为所述栅极电介质层的厚度的2.5倍至7.5倍；以及选择线接触插塞，在所述氧化物层之上并与其接触，以形成将所述氧化物层作为其电容器电介质层的电容器，所述选择线接触插塞被配置成用于施加电压以引起所述氧化物层的永久击穿，从而对所述反熔丝进行编程。

2.根据权利要求1所述的反熔丝，其中，所述栅极电介质层具有小于25埃的厚度，并且所述选择线接触插塞的底部和所述电容器扩散区域的表面之间的距离在30埃至150埃之间。

3.根据权利要求1所述的反熔丝，其中，所述氧化物层具有充分大于25埃的厚度，使得所述选择线接触插塞的底部和所述电容器扩散区域的表面之间的距离为所述栅极电介质层的厚度的2.5倍至7.5倍，并且所述反熔丝使用具有90nm或更少的临界尺寸的互补金属氧化物半导体技术。

4.根据权利要求1所述的反熔丝，其中，所述氧化物层是形成在互补金属氧化物半导体器件的至少一部分之上的阻抗保护氧化物层，所述互补金属氧化物半导体器件形成在与所述反熔丝相同的衬底上。

5.根据权利要求1所述的反熔丝，还包括：位线接触插塞，连接至所述位线扩散区域，其中，所述选择线接触插塞在其顶部的面内横截面积小于所述位线接触插塞在其顶部的面内横截面积。

6.一种制造反熔丝的方法，包括：

(a)提供具有位线扩散区域和电容器扩散区域的衬底；

(b)在所述衬底之上形成栅极电介质层，并且在所述栅极电介质层上形成字线；

(c)在独立于步骤(b)的处理步骤中，在所述电容器扩散区域上形成氧化物层；以及(d)在所述氧化物层上方形成选择线接触插塞并与所述氧化物层接触，以形成将所述氧化物层作为其电容器电介质层的电容器，所述选择线接触插塞被配置成用于施加电压以引起所述氧化物层的永久击穿，从而对所述反熔丝进行编程，其中，所述选择线接触插塞的底部和所述电容器扩散区域的表面之间的距离为所述栅极电介质层的厚度的2.5倍至7.5倍。

7.根据权利要求6所述的方法，其中，所述氧化物层是形成在互补金属氧化物半导体器件的至少一部分之上的阻抗保护氧化物层，所述互补金属氧化物半导体器件形成在与所述反熔丝相同的衬底上；

其中，所述阻抗保护氧化物层保护所述互补金属氧化物半导体器件的至少一部分以免在硅化期间在所述至少一部分上形成硅化物。

8.根据权利要求7所述的方法，其中，所述氧化物层具有充分大于1.2nm的厚度，使得所述选择线接触插塞的底部和所述电容器扩散区域的表面之间的距离为所述栅极电介质层的厚度的2.5倍至7.5倍，并且通过具有90nm或更少的临界尺寸的互补金属氧化物半导体技术形成所述反熔丝。

9.一种制造集成电路的方法，包括：

(a)提供具有源极区域、漏极区域、位线扩散区域和电容器扩散区域的衬底；

(b)在所述衬底之上形成栅极电介质层；

(c)在所述源极区域和所述漏极区域之间的所述栅极电介质层上形成栅电极，以形成晶体管；

(d)在所述位线扩散区域和所述电容器扩散区域之间的所述栅极电介质层上形成字线；

(e)在独立于步骤(b)的处理步骤中，在所述电容器扩散区域上形成氧化物层；以及(f)在所述氧化物层上方形成选择线接触插塞并与所述氧化物层接触，以形成将所述氧化物层作为其电介质层的反熔丝，所述选择线接触插塞被配置成用于施加电压以引起所述氧化物层的永久击穿，以对所述反熔丝进行编程，其中，所述选择线接触插塞的底部和所述电容器扩散区域的表面之间的距离为所述栅极电介质层的厚度的2.5倍至7.5倍。

10.根据权利要求9所述的方法，其中，所述氧化物层是在步骤(e)期间形成在所述晶体管的至少一部分之上的阻抗保护氧化物层；

所述阻抗保护氧化物层保护所述晶体管的至少一部分以免在硅化期间在所述至少一部分上形成硅化物；

所述方法还包括：在硅化之后，从所述晶体管的所述至少一部分上去除所述阻抗保护氧化物层。

说明书

反熔丝及反熔丝的制造方法

技术领域

[0001] 本发明总的来说涉及半导体制造，更具体地，涉及反熔丝(antifuse)。

背景技术

[0002] 反熔丝是以高阻抗开始的电器件，并被设计成永久创建导电路径(尤其当反熔丝两端的电压超过某一电平时)。反熔丝可用于永久地对集成电路(IC)进行编程。例如，某
一可编程逻辑阵列(PLA)使用反熔丝来配置逻辑电路并根据标准IC设计创建定制的设计。
反熔丝PLA是一次可编程的。

[0003] Philipe Candelier等人在2000年加拿大圣何塞第38届AnnualInternationalReliability Physics Symposium 的“One Time Programmable DriftAntifuse Cell
Reliability”中描述了互补金属氧化物半导体(CMOS)IC的栅极氧化物层被用作电容器层
的配置，使得在标准CMOS工艺期间制造反熔丝。反熔丝是标准的N+多晶硅/5nm氧化物厚
度/N阱电容器。栅极氧化物在工艺级很容易被控制(厚度、击穿电压、寿命等)，并且与聚
乙烯(poly)或金属熔丝相比可以被极限电流损坏。用于反熔丝的高编程电压在低压CMOS
工艺中实现，其中标准NMOS晶体管的漏结被N阱注入代替(漂移NMOS)。

[0004] 期望反熔丝设计能够容易地升级用于高级技术节点。

发明内容

[0005] 在一些实施例中，反熔丝包括衬底(substrate，又称基板)，衬底具有位线扩散区域和电容器扩散区域。栅极电介质层在衬底之上。字线在栅极电介质层上。氧化物层在电
容器扩散区域上。氧化物层充分厚于栅极电介质层。选择线接触插塞在氧化物层之上并与
氧化物层接触，以形成将氧化物层作为其电容器电介质层的电容器。选择线接触插塞被配
置成用于施加电压以引起氧化物层的永久击穿，以对反熔丝进行编程。

[0006] 其中，所述氧化物层充分厚，使得所述选择线接触插塞的底部和所述电容器扩散区域的表面之间的距离为所述栅极电介质层的厚度的2.5倍至7.5倍。

[0007] 其中，所述栅极电介质层具有小于25埃的厚度，并且所述选择线接触插塞的底部和所述电容器扩散区域的表面之间的距离在30埃至150埃之间。

[0008] 其中，所述氧化物层具有充分大于25埃的厚度，并且所述反熔丝使用具有90nm或更少的临界尺寸的互补金属氧化物半导体(CMOS)技术。

[0009] 其中，所述氧化物层是形成在互补金属氧化物半导体(CMOS)器件的至少一部分之上的光刻胶保护氧化物层，所述互补金属氧化物半导体(CMOS)器件形成在与所述反熔
丝相同的衬底上。

[0010] 所述反熔丝还包括：位线接触插塞，连接至所述位线扩散区域，其中，所述选择线接触插塞在其顶部的面内横截面积小于所述位线接触插塞在其顶部的面内横截面积。

[0011] 其中，所述选择线接触插塞的面内横截面积在所述位线接触插塞的面内横截面积的大约70％到大约90％之间。

[0012] 在一些实施例中，制造反熔丝的方法包括：提供具有位线扩散区域和电容器扩散区域的衬底。栅极电介质层形成在衬底之上，并且字线在栅极电介质层上。在独立于形成
栅极电介质层处理步骤的处理步骤中，氧化物层形成在电容器扩散区域上。选择线接触插
塞形成在氧化物层之上并与其接触以形成将氧化物层作为其电容器电介质层的电容器。选
择线接触插塞被配置成用于施加电压以引起氧化物层的永久击穿，以对反熔丝进行编程。

[0013] 其中，所述氧化物层是形成在互补金属氧化物半导体(CMOS)器件的至少一部分之上的光刻胶保护氧化物(RPO)层，所述互补金属氧化物半导体(CMOS)器件形成在与所述
反熔丝相同的衬底上。

[0014] 其中，所述RPO层保护所述CMOS器件的至少一部分以免在硅化期间在所述至少一部分上形成硅化物。

[0015] 其中，所述氧化物层充分厚，使得所述选择线接触插塞的底部和所述电容器扩散区域的表面之间的距离为所述栅极电介质层的厚度的2.5倍至7.5倍。

[0016] 其中，所述氧化物层具有充分大于1.2nm的厚度，并且通过具有90nm或更少的临界尺寸的互补金属氧化物半导体(CMOS)技术形成所述反熔丝。

[0017] 其中，所述氧化物层的厚度大约为500埃，并且通过具有90nm或更少的临界尺寸的互补金属氧化物半导体(CMOS)技术来形成所述反熔丝。

[0018] 所述反熔丝还包括：位线接触插塞，连接至所述位线扩散区域，其中，所述选择线接触插塞在其顶部的面内横截面积小于所述位线接触插塞在其顶部的面内横截面积。

[0019] 其中，所述选择线接触插塞的面内横截面积在所述位线接触插塞的面内横截面积的大约70％到大约90％之间。

[0020] 在一些实施例中，制造集成电路的方法包括：(a)提供具有源极区域、漏极区域、位线扩散区域和电容器扩散区域的衬底；(b)在所述衬底之上形成栅极电介质层；(c)在
所述源极区域和所述漏极区域之间的所述栅极电介质层上形成栅电极，以形成晶体管；(d)
在所述位线扩散区域和所述电容器扩散区域之间的所述栅极电介质层上形成字线；(e)在
独立于步骤(b)的处理步骤中，在所述电容器扩散区域上形成氧化物层；以及(f)在所述氧
化物层上方形成选择线接触插塞并与所述氧化物层接触，以形成将所述氧化物层作为其电
介质层的反熔丝，所述选择线接触插塞被配置成用于施加电压以引起所述氧化物层的永久
击穿，以对所述反熔丝进行编程。

[0021] 其中，所述氧化物层是在步骤(e)期间形成在所述晶体管的至少一部分之上的光刻胶保护氧化物(RPO)层。

[0022] 其中，所述RPO层保护所述晶体管的至少一部分以免在硅化期间在所述至少一部分上形成硅化物。

[0023] 该方法还包括：在硅化之后，从所述晶体管的所述至少一部分上去除所述RPO层。

[0024] 其中，所述氧化物层充分厚于所述栅极电介质层。

附图说明

[0025] 图1A是编程之前的示例性反熔丝的示意图；

[0026] 图1B是编程之后的图1A的反熔丝的示意图；

[0027] 图2是下面描述的反熔丝的实例的平面图；

[0028] 图3A是图2的反熔丝的截面图；

[0029] 图3B示出了图2中的硅化(salicidation)之前在同一衬底上具有存储元件的晶体管的反熔丝；

[0030] 图4A是图2中的具有两个尺寸彼此相同的接触插塞的反熔丝的平面图；

[0031] 图4B是沿图4A的线4B-4B截取的截面图；

[0032] 图5A是图2中的具有小于源极/漏极接触插塞的可编程接触插塞的反熔丝的平面图；以及

[0033] 图5B是沿图5A的线5B-5B截取的截面图。

具体实施方式

[0034] 结合被认为是整个说明书一部分的附图来进行示例性实施例的描述。在说明书中，诸如“上”、“下”、“水平”、“垂直”、“之上”、“之下”、“向上”、“向下”、“顶部”和“底部”的相对术语及其派生词(例如，“水平地”、“向下地”、“向上地”等)应该用于表示在以下讨论中描述或在附图中示出的定向。这些相对术语是为了描述的方便，并不要求装置以特定的
定向来构造或操作。

[0035] 本发明的发明人确定当将升级尺寸小于90nm的先进技术节点的设计时，现有技术的反熔丝(其中，栅极电介质层还用作反熔丝电容器电介质层)提出了挑战。在90nm技
术节点处，栅极电介质具有大约12埃的厚度T1。在较小节点处，随着栅极电介质层(和反
熔丝电容器电介质)变薄，反熔丝电容器电介质的击穿行为变得难以预测和控制。随着反
熔丝电容器电介质变小，编程之前反熔丝的泄漏电流变为类似于击穿之后的电流，使得难
以感测反熔丝是否已经被编程。

[0036] 下面描述的实施例将除栅极氧化物之外的氧化物膜(并在独立于栅极氧化物处理步骤的处理步骤中形成)用作反熔丝电容器的击穿电介质。氧化物膜充分厚，使得选择
线接触插塞的底部和电容器扩散区域的表面之间的距离为栅极电介质层的厚度的2.5倍
至7.5倍，从而减小反熔丝电容器中的泄露问题。在一些实施例中，该电介质为阻抗保护氧
化物(ResistProtective Oxide，RPO)膜。RPO膜是在典型CMOS处理期间形成的层，所以将
RPO膜用作反熔丝电容器电介质材料不会对CMOS处理增加任何层。在标准CMOS处理中，
RPO膜在硅化物形成期间被使用，其在源极和漏极以及多晶硅栅极的顶部上形成金属层，以
减小用于制造电极的阻抗。RPO层被施加在不要求硅化的剩余区域上。在下面描述的实施
例中，反熔丝电容器的电容器电介质被形成在同一RPO层中，RPO层形成在CMOS器件的至
少一部分之上，其与反熔丝形成在同一衬底上。

[0037] 图1A是编程之前的反熔丝的示意图。反熔丝包括具有位线(BL)和与其栅极连接的字线(WL)的晶体管203。电容器205将晶体管203连接至具有高电势的选择线(SL)。
通过利用字线WL将低电压施加给栅极以及利用选择线SL将高电压击穿脉冲施加给电容器
205来选择将被编程的反熔丝，用于击穿。

[0038] 图1B是图1A中的编程之后的反熔丝的示意图。电容器电介质已被永久击穿，形成具有电阻207的导电路径。

[0039] 图2是图1A所示的反熔丝200的平面图。图3A是沿着图2的选择线3-3截取的反熔丝200的截面图。反熔丝包括晶体管203和电容器205。

[0040] 反熔丝200包括衬底201，其可以是硅、绝缘体上硅等。衬底掺杂有P型杂质，诸如硼、铝或锗。反熔丝的晶体管203通过CMOS工艺形成，包括形成可生长在衬底201上的
栅极电介质膜208。在一些实施例中，栅极电介质为具有大约12埃的厚度T1的氧化硅膜。
可选实施例包括诸如各种高k电介质材料的其他电介质。

[0041] 栅电极204(例如，可以为多晶硅)形成在栅极电介质208之上。反熔丝200的栅电极204是形成在栅电极层中的字线WL的一部分。使用N型杂质(诸如锑、砷或磷)执行
轻掺杂漏极(LDD)注入。通过以下处理邻近栅极形成侧壁隔离物：沉积共形氧化物层和共
形氮化物层，并利用各向异性蚀刻去除氧化物和氮化物，留下与栅电极204抵接的侧壁隔
离物。然后，(在栅极和LDD区域的外侧)注入较高剂量的诸如锑、砷或磷的N型杂质，以
形成N+位线(BL)扩散区域202和N+电容器扩散区域206。这种自对准处理导致LDD区域
在沟道和源极之间以及在沟道和漏极之间，从而防止所谓的短沟道效应。

[0042] 例如，经由LPCVD或PECVD施加诸如二氧化硅(SiO2)或氮氧化硅(SiO2N)的RPO层210。图中未示出的光刻胶阻断掩模用于去除RPO层210的一部分，以露出将被硅化的区
域(位线BL 202和一部分字线WL 204以及形成在将被硅化的同一衬底上的存储器中的每
个晶体管300的源极、漏极和栅极)。例如，可通过将CHF3用作蚀刻剂或者通过使用缓冲氢
氟酸溶液经由选择性RIE过程来去除不期望的RPO部分。图3B示出了在施加RPO之后但
在硅化之前在同一衬底上的反熔丝的晶体管205和存储元件的晶体管300上的相同RPO层
210。

[0043] 氧化物层210具有充分大于栅极电介质层208的厚度T1的厚度T2。例如，如下所述，RPO厚度T2可以在大约200埃至大约500埃之间的范围内，其远远大于大约12埃的栅
极电介质厚度T1。

[0044] 将诸如钛或钴的难熔金属层蒸镀或溅射到硅衬底201、栅电极204和位线区域202的表面上。此后，执行高温加热处理，并且使难熔金属层与栅电极204的多晶硅层起反应，
以在位线BL和字线WL上(但不在被RPO层210覆盖的区域上)形成难熔金属层的硅化物
层214、216。如图3B所示，相同RPO层210保护CMOS器件(晶体管300)的至少一部分在
(源极302、漏极306和栅极304的)硅化期间不会形成硅化物，并且还形成反熔丝200的
电容器电介质膜210R。

[0045] 再次参照图3A，在硅化之后，如图2和图3A所示，除了保留选择线平台区域210R中的RPO膜之外，去除各处的RPO层。不从选择线SL接触插塞220的位置周围的平台区域
210R去除RPO层，其变成电容器扩散区域。由于标准CMOS处理，SL包括专用RPO掩模，本
领域的技术人员可以容易地将RPO掩模用于RPO层的选择性去除，同时在BL接触插塞中留
下RPO。形成钝化层218、219。执行后端工艺(BEOL)以使用例如镶嵌处理形成互连结构。
通过金属层间电介质(IMD)层240形成接触孔。形成阻挡层221和231，并且块状金属填充
处理形成了与RPO层210R接触的SL接触插塞220以及与位线扩散区域202接触的位线接
触插塞230。

[0046] 从图3A可以最好地看出，选择线接触插塞220与形成在选择线扩散区域206上的RPO层210R接触。选择线接触插塞220在RPO层210R之上并与其接触，以形成将RPO层
210R用作其电容器电介质层的电容器205。选择线接触插塞220被配置成用于施加电压，
以引起RPO层的永久击穿，以对反熔丝200进行编程，形成电阻器207。

[0047] 如图3A所示，RPO膜210R的厚度T2大于栅极电介质208的厚度T1。因为RPO层厚度T2不影响衬底201上的晶体管的性能，所以RPO厚度T2可以被设置为适合于反熔丝
电容器的电容器电介质的任何期望值(对应于期望编程电压，诸如大约3伏到大约7伏范
围内的电压)。因此，当减小晶体管的尺寸以按比例缩减用于高级技术节点时，不需要改变
RPO厚度T2。通过使用相同的RPO厚度T2，甚至当减小有源器件的尺寸时，反熔丝电容器电
介质的编程行为在不同的技术节点之间也是基本相同的，从而简化了设计工艺。甚至对于
具有薄栅极电介质层的较小技术，反熔丝电容器泄露也可以保持得较低，清楚地提供了彼
此可区分的泄露和击穿行为。

[0048] 优选地，接触插塞220仅穿透RPO膜210R。接触插塞220不能够完全穿过到N+扩散区域206(这会形成短路)。接触插塞形成步骤应该不蚀刻穿过RPO到达左侧的N+固定
自对准硅化物接触。存在多种方式来设计反熔丝电容器205，使得编程电压是可预测的。下
面描述两种方法实例。如这里所使用的，术语“氧化物残留(oxide remain)”是指选择线接
触插塞220的底部和电容器底部电极(例如，扩散区域206)的表面之间的距离R1(图4B)。

[0049] 在一些实施例中，如图4A和图4B所示，SL接触插塞220可以与BL接触插塞230具有相同的固定接触插塞尺寸，但使用较厚的RPO层210。例如，尽管用于90nm CMOS的现
有技术工艺使用250埃厚度的RPO层以控制氧化物剩余R1，但是也可以使用大约450埃至
500埃的RPO层厚度(大约为一般RPO厚度的两倍)。该技术增加了RPO厚度(和RPO沉
积时间)，但不影响任何掩模作品。

[0050] 在一些实施例中，如图5A和图5B所示，选择线接触插塞220在其顶部的面内横截面积小于位线接触插塞在其顶部的面内横截面积，以控制氧化物残留R1。如果接触插塞
220的横截面积较小，则氧化物残留R1会较厚。这是因为在其顶部具有较小直径的通孔导
致为接触插塞220形成的通孔的深度减小。例如，在接触插塞220的顶部处的横截面积可
以为用于相同技术节点的固定接触插塞顶部处的固定(regular)横截面积的大约70％到
大约90％。如果BL接触插塞230对于给定的技术节点在其顶部具有固定横截面积(例如，
2
对于90nm技术为0.1至0.12μm)，则SL接触插塞220在其顶部的面积为BL接触插塞230
的横截面积的大约70％到大约90％。由于接触插塞220不像接触插塞230延伸得那么深，
所以可以将氧化物残留R1的尺寸控制在期望值(诸如30埃至90埃)，RPO厚度T2大约为
200埃至250埃。换句话说，使用RPO膜210的固定厚度T2，可通过控制其顶部的SL接触
插塞尺寸来控制氧化物残留R1。可选地，如果期望较高的编程电压，则可以选择接触插塞
220的横截面积，以使氧化物残留R1高达150埃(例如，在大约100埃到大约150埃的范围
内)。本领域的技术人员应该理解，改变SL电极220的横截面积的技术不会导致用于形成
RPO层210的处理窗的任何改变。仅实现掩模作品的改变，以改变接触插塞220的孔尺寸。

[0051] 制造包括至少一个有源器件和至少一个反熔丝(如图3A和图3B所示)的集成电路(例如，存储器件)的方法包括：(a)提供具有源极区域302、漏极区域306、位线扩散区域
202和电容器扩散区域206的衬底201；(b)在衬底201之上形成栅极电介质层208；(c)在
源极302和漏极306区域之间的栅极电介质层208上形成栅电极304，以形成晶体管300；
(d)在位线扩散区域202和电容器扩散区域206之间的栅极电介质层208上形成字线204；
(e)在独立于步骤(b)的处理步骤中，在电容器扩散区域206上形成氧化物层210R；以及
(f)在氧化物层210之上形成选择线接触插塞220并与氧化物层210接触，以形成将氧化物
层210R作为其电介质层的反熔丝200，选择线接触插塞220被配置成用于施加电压以引起
氧化物层210R的永久击穿，以对反熔丝200进行编程。

[0052] 尽管参照示例性实施例描述了本发明，但其不限于此。此外，所附权利要求应该被广泛解释，以包括本发明的其他变形和实施例，在不背离本发明及其等价物的范围的情况
下，本领域的技术人员可以做出这些变形和实施例。