一种抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，该触发器包括：脉冲产生电路、主锁存电路、中间级和从锁存电路。根据TSMC 0.18μm工艺模拟结果，本发明可以实现翻转阈值LETth大于500MeV/(mg·cm2)；实现与传统半动态触发器同样的条件关闭能力，省去延时单元和与非门电路，进一步减小延时；实现互补输出端Q和QB对称、延时相等、驱动能力相同；采用单相时钟和小时钟摆幅技术，时钟网络简单可靠，功耗明显减小。与抗单粒子瞬态脉冲加固的时间采样技术和保护门电相比，省去了延时单元，缩短了传输时间，更适用于高速系统。与DICE型主从D触发器相比，可对单粒子瞬态脉冲进行加固且延时较小。与基于灵敏放大器的抗辐射加固触发器相比，本发明延时和面积均更小。
1.一种抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，其特征在于：包括脉冲产生电路（100）、主锁存电路（200）、中间级（300）和从锁存电路（400），整个半动态触发器顶层对外有三个输入端口和两个输出端口，三个输入端口分别接时钟信号（CLK）、数据输入信号（D）和互补数据输入信号（DB），输出端口接数据输出信号（Q）和互补数据输出信号（QB），其中：脉冲产生电路（100）和时钟信号（CLK）、互补数据输入信号（DB）及主锁存电路（200）相连；主锁存电路（200）和时钟信号（CLK）、脉冲产生电路（100）及中间级（300）连接；中间级（300）和时钟信号（CLK）、主锁存电路（200）及从锁存电路（400）连接；从锁存电路（400）和中间级（300）及数据输出信号（Q）连接；
所述脉冲产生电路（100）包括与时钟信号（CLK）连接的时钟信号输入端、与数据输入信号（D）连接的数据输入信号端、与互补数据输入信号（DB）连接的互补数据输入端；脉冲产生电路（100）的第一第二、第三和第四输出端（VOUT10、VOUT11、VOUT12、VOUT13）分别与主锁存电路（200）的第一、第二、第三和第四输入端（VIN20、VUN21、VIN22和VIN23）相连；
时钟信号（CLK）、数据输入信号（D）、互补数据输入信号（DB）和脉冲产生电路（100）的第一、第二、第三和第四输出端（VOUT10、VOUT11、VOUT12、VOUT13）通过8个NMOS管和4个PMOS管进行连接，其中NODE1、NODE2、NODE3、NODE4是脉冲产生电路的内部节点；连接方式为：第一PMOS管（M1）的栅极接时钟信号（CLK），漏极接第二输出端（VOUT11），源极和衬底接电源（VDD）；第二PMOS管（M2）的栅极接时钟信号端，漏极接第一输出端（VOUT10），源极和衬底接电源（VDD）；第三NMOS管（M3）的栅极接第四输出端（VOUT13），漏极接第二输出端（VOUT11），源极接节点NODE1，衬底接地；第四NMOS管（M4）的栅极接第三输出端（VOUT12），漏极接第一输出端（VOUT10），源极接节点NODE1，衬底接地；第五NMOS管（M5）的栅极接数据输入信号端，漏极接节点NODE1，源极接节点NODE2，衬底接地；第六NMOS管（M6）的栅极接时钟信号端，漏极接节点NODE2，源极和衬底接地；第七PMOS管（M7）的栅极接时钟信号端，漏极接第四输出端（VOUT13），源极和衬底接电源（VDD）；第八PMOS管（M8）的栅极接时钟信号端，漏极接第三输出端（VOUT12），源极和衬底接电源（VDD）；第九NMOS管（M9）的栅极接第二输出端（VOUT11），漏极接第四输出端（VOUT13），源极接节点NODE3，衬底接地；第十NMOS管（M10）的栅极接第一输出端（VOUT10），漏极接第三输出端（VOUT12），源极接节点NODE3，衬底接地；第十一NMOS管（M11）的栅极接互补数据输入端，漏极接节点NODE3，源极接节点NODE4，衬底接地；第十二NMOS管（M12）的栅极接时钟信号端，漏极接节点NODE4，源极和衬底接地；
所述主锁存电路（200）包括与时钟信号（CLK）连接的时钟信号输入端、主锁存电路（200）的第一、第二、第三和第四输入端（VIN20、VUN21、VIN22和VIN23）分别与脉冲产生电路（100）的第一、第二、第三和第四输出端（VOUT10、VOUT11、VOUT12、VOUT13）相连，主锁存电路（200）的第一、第二、第三和第四输出端（VOUT20、VOUT21、VOUT22、VOUT23）分别与中间级（300）的第一、第二、第三和第四输入端（VIN30、VUN31、VIN32和VIN33）相连；所述主锁存电路（200）中的时钟信号端、主锁存电路（200）的第一、第二、第三和第四输入端（VIN20、VUN21、VIN22和VIN23）、以及主锁存电路（200）的第一、第二、第三和第四输出端（VOUT20、VOUT21、VOUT22、VOUT23）通过8个NMOS管和4个PMOS管，NODE5、NODE6、NODE7和NODE8是主锁存电路的内部节点；连接方式为：第十三PMOS管（M13）的栅极接第三输入端（VIN22），漏极接第一输出端（VOUT20），源极和衬底接电源（VDD）；第十四NMOS管（M14）的栅极接时钟信号端，漏极接第一输出端（VOUT20），源极接节点NODE5，衬底接地；第十五NMOS管（M15）的栅极接第四输入端（VIN23），漏极接节点NODE5，源极和衬底接地；第十六PMOS管（M16）的栅极接第一输入端（VIN20），漏极接第二输出端（VOUT21），源极和衬底接电源（VDD）；第十七NMOS管（M17）的栅极接时钟信号端，漏极接第二输出端（VOUT21），源极接节点NODE6，衬底接地；第十八NMOS管（M18）的栅极接第二输入端（VIN21），漏极接节点NODE6，源极和衬底接地；第十九PMOS管（M19）的栅极接第四输入端（VIN23），漏极接第三输出端（VOUT22），源极和衬底接电源（VDD）；第二十NMOS管（M20）的栅极接时钟信号端，漏极接第三输出端（VOUT22），源极接节点NODE7，衬底接地；第二十一NMOS管（M21）的栅极接第三输入端（VIN22），漏极接节点NODE7，源极和衬底接地；第二十二PMOS管（M22）的栅极接第二输入端（VIN21），漏极接第四输出端（VOUT23），源极和衬底接电源（VDD）；第二十三NMOS管（M23）的栅极接时钟信号端，漏极接第四输出端（VOUT23），源极接节点NODE8，衬底接地；第二十四NMOS管（M24）的栅极接第一输入端（VIN20），漏极接节点NODE8，源极和衬底接地；
所述从锁存电路（400）的第一、第二、第三和第四输入端（VIN40、VUN41、VIN42和VIN43）分别与中间级（300）的第一、第二、第三和第四输出端（VOUT30、VOUT31、VOUT32、VOUT33）相连；从锁存电路（400）的输出包括第一、第二、第三、第四输出端（VOUT40、VOUT41、VOUT42、VOUT43），其中第一输出端（VOUT40）与数据输出信号（Q）相连、第二输出端（VOUT41）与互补数据输出信号（QB）相连；
从锁存电路（400）中的一、第二、第三和第四输入端（VIN40、VUN41、VIN42和VIN43）、第一、第二、第三、第四输出端（VOUT40、VOUT41、VOUT42、VOUT43），数据输出信号（Q）和互补数据输出信号（QB）通过四个相同结构的反相器连接，包括：4个NMOS管和4个PMOS管；
连接方式为：第二十五PMOS管（M25）的栅极接第四输入端（VIN43），漏极接第一输出端（VOUT40），源极和衬底接电源（VDD）；第二十六NMOS管（M26）的栅极接第二输入端（VIN41），漏极接第一输出端（VOUT40），源极和衬底接地；第二十七PMOS管（M27）的栅极接第一输入端（VIN40），漏极接第二输出端（VOUT41），源极和衬底接电源（VDD）；第二十八NMOS管（M28）的栅极接第三输入端（VIN42），漏极接第二输出端（VOUT41），源极和衬底接地；第二十九PMOS管（M29）的栅极接第二输入端（VIN41），漏极接第三输出端（VOUT42），源极和衬底接电源（VDD）；第三十NMOS管（M30）的栅极接第四输入端（VIN43）端，漏极接第三输出端（VOUT42），源极和衬底接地；第三十一PMOS管（M31）的栅极接第三输入端（VIN42），漏极接第四输出端（VOUT43），源极和衬底接电源（VDD）；第三十二NMOS管（M32）的栅极接第一输入端（VIN40），漏极接第四输出端（VOUT43），源极和衬底接地。
2.根据权利要求1所述的抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，其特征在于：所述中间级（300）包括与时钟信号（CLK）连接的时钟信号输入端，中间级（300）的第一、第二、第三和第四输入端（VIN30、VUN31、VIN32和VIN33）分别与主级锁存电路（200）的第一、第二、第三和第四输出端（VOUT20、VOUT21、VOUT22、VOUT23）相连；
中间级（300）的第一第二、第三和第四输出端（VOUT30、VOUT31、VOUT32、VOUT33）分别与从锁存电路（400）的第一第二、第三和第四输入端（VIN40、VUN41、VIN42和VIN43）相连。
一种抗单粒子翻转和单粒子瞬态脉冲的半动态触发器
技术领域
[0001] 本发明属于集成电路技术领域，具体涉及一种抗单粒子翻转和单粒子瞬态脉冲的半动态触发器。
背景技术
[0002] 单粒子效应已成为航空航天领域电子系统主要可靠性问题之一。影响触发器的单粒子效应主要有单粒子翻转和单粒子瞬态脉冲。作为时序逻辑电路基本单元的触发器，因单粒子效应导致数字电路失效(N.Seifert，X.Zhu，and L.W.Massengill.Impact of scaling on soft-error rates in commercial microprocessors[J].IEEE Trans.Nucl.Sci.，2002，vol.49，pp.2345-2352.)，故需要对触发器进行抗单粒子翻转和单粒子瞬态脉冲加固，提高系统的抗辐射性能。延时短、功耗低的触发器是高性能数字系统的基本单元。
[0003] Fabian Klass等在《IEEE JOURNAL OF SOLID-STATE CIRCUITS》(1999年5月第34卷第5期)上发表的“A New Family of Semidynamic and DynamicFilp-Flops with Embedded Logic for High-Performance Processors”一文中提出半动态触发器，该电路使用单相时钟和条件关闭技术，具有良好的稳定性及较小的延时，但未进行抗辐射加固。
T.Calin等在《IEEE TRANSACTIONS ON NUCLEARSCIENCE》(1996年12月第43卷第6期)上发表“Upset Hardened Memory Designfor Submicron CMOS Technology”，文中提出的DICE型主从D触发器具有抗单粒子翻转加固能力，但不具有单粒子瞬态脉冲加固能力，且延时较大。WeizhongWang和Haiyan Gong在《IEEE TRANSACTIONS ON NUCLEAR SCIENCE》(2004年12月第51卷第6期)上发表“Sense Amplifier Based RADHARD FlipFlop Design”，文中提出一种基于灵敏放大器的抗辐射加固触发器，该电路具有抗单粒子翻转和单粒子瞬态脉冲能力，输出节点Q和QN对称，但是面积比较大。
发明内容
[0004] 本发明目的在于克服上述现有技术不足，提供一种抗单粒子翻转和单粒子瞬态脉冲的半动态触发器，以应用于抗辐射高速集成电路。
[0005] 为达到上述目的，本发明采用的技术方案是：包括脉冲产生电路、主锁存电路、中间级和从锁存电路，整个触发器顶层对外有三个输入端口和两个输出端口，三个输入端口分别接时钟信号和互补数据输入信号，输出端口接互补数据输出信号，其中：脉冲产生电路和时钟信号、互补数据输入信号及主锁存电路相连；主锁存电路和时钟信号、脉冲产生电路及中间级连接；中间级和时钟信号、主锁存电路及从锁存电路连接；从锁存电路和中间级及数据输出信号连接。
[0006] 本发明脉冲产生电路包括与时钟信号连接的时钟信号输入端、与数据输入信号连接的数据输入信号端、与互补数据输入信号连接的互补数据输入端；脉冲产生电路的第一、第二、第三和第四输出端分别与主锁存电路的第一、第二、第三和第四输入端相连。
[0007] 所述主锁存电路包括与时钟信号连接的时钟信号输入端，主锁存电路的第一、第二、第三和第四输入端分别与脉冲产生电路的第一、第二、第三和第四输出端相连；
[0008] 主锁存电路的第一、第二、第三和第四输出端分别与中间级的第一、第二、第三和第四输入端相连。
[0009] 所述中间级包括与时钟信号连接的时钟信号输入端端，中间级的第一、第二、第三和第四输入端分别与主级锁存电路的第一、第二、第三和第四输出端相连；
[0010] 中间级的第一、第二、第三和第四输出端分别与从锁存电路的第一、第二、第三和第四输入端相连。
[0011] 所述从锁存电路的第一、第二、第三和第四输入端分别与中间级的第一、第二、第三和第四输出端相连；
[0012] 从锁存电路的输出包括第一、第二、第三、第四输出端，其中第一输出端与数据输出信号相连、第二输出端与互补数据输出信号相连。
[0013] 根据TSMC 0.18μm工艺模拟结果，本发明可以实现翻转阈值LETth大于500MeV/2
(mg·cm)；实现与传统半动态触发器同样的条件关闭能力，省去延时单元和与非门电路，进一步减小延时；实现互补输出端Q和QB对称、延时相等、驱动能力相同；采用单相时钟和小时钟摆幅技术，时钟网络简单可靠，功耗明显减小。
[0014] 与抗单粒子瞬态脉冲加固的时间采样技术(D.G.Mavis and P.H.Eaton.Soft errorrate mitigation techniques for modern microcircuits[C].In Proc.40th Annu.Int.ReliabilityPhysics Symp.，Dallas，TX，Apr.2002，pp.216-225.) 和 保护 门 电 路 (P.Mongkolkachit andB.Bhuva.Design technique for mitigation of alpha-particle-induced single-event transients incombinational logic[J].IEEE Trans.Device Mater.Reliab.，2003，vol.3，no.3，pp.89-92)相比，本发明在具有抗单粒子瞬态脉冲加固性能的同时，省去了延时单元，缩短了传输时间，更适用于高速系统。与DICE型主从D触发器(T.Calin，M.Nicolaidis andR.Velazco.Upset Hardened Memory Design for Submicron CMOS Technology[J].IEEETrans.Nucl.Sci.，1996，vol.43，no.6，pp.2874-2878.)相比，本发明可对单粒子瞬态脉冲进行加固且延时较小。与基于灵敏放大器的抗辐射加固触发器(Weizhong Wang andHaiyan Gong.Sense Amplifier Based RADHARD Flip Flop Design[J].IEEE Trans.Nucl.Sci.，2004，vol.51，no.6.)相比，本发明延时和面积均更小。
附图说明
[0015] 图1为本发明所述触发器单元的电路结构图；
[0016] 其中：CLK为时钟信号，D和DB为数据输入信号，Q和QB为数据输出信号。
[0017] 图2为本发明所述脉冲产生电路的电路结构；
[0018] 图3为本发明所述主锁存电路的电路结构；
[0019] 图4为本发明所述从锁存电路的电路结构。
具体实施方式
[0020] 下面结合附图对本发明做进一步详细描述。
[0021] 如图1所示，本发明包括脉冲产生电路100、主锁存电路200、中间级300和从锁存电路400，整个触发器顶层对外有三个输入端口和两个输出端口，三个输入端口分别接时钟信号CLK和互补数据输入信号D和DB，输出端口接互补数据输出信号Q和QB，其中：脉冲产生电路100包括与时钟信号CLK连接的时钟信号输入端CLK、与数据输入信号D连接的数据输入信号端D、与互补数据输入信号DB连接的互补数据输入端DB；脉冲产生电路100的第一、第二、第三和第四输出端VOUT10、VOUT11、VOUT12、VOUT13分别与主级锁存电路200的第一、第二、第三和第四输入端VIN20、VUN21、VIN22和VIN23相连；
[0022] 主锁存电路200包括与时钟信号CLK连接的时钟信号输入端CLK，主级锁存电路200的第一、第二、第三和第四输入端VIN20、VUN21、VIN22和VIN23分别与脉冲产生电路
100的第一、第二、第三和第四输出端VOUT10、VOUT11、VOUT12、VOUT13相连；
[0023] 主锁存电路200的第一、第二、第三和第四输出端VOUT20、VOUT21、VOUT22、VOUT23分别与中间级300的第一、第二、第三和第四输入端VIN30、VUN31、VIN32和VIN33相连；
[0024] 所述中间级300包括与时钟信号CLK连接的时钟信号输入端CLK端，中间级300的第一、第二、第三和第四输入端VIN30、VUN31、VIN32和VIN33分别与主锁存电路200的第一、第二、第三和第四输出端VOUT20、VOUT21、VOUT22、VOUT23相连；
[0025] 中间级300的第一、第二、第三和第四输出端VOUT30、VOUT31、VOUT32、VOUT33分别与从锁存电路400的第一、第二、第三和第四输入端VIN40、VUN41、VIN42和VIN43相连；
[0026] 所述从锁存电路400的第一、第二、第三和第四输入端VIN40、VUN41、VIN42和VIN43分别与中间级300的第一、第二、第三和第四输出端VOUT30、VOUT31、VOUT32、VOUT33相连；
[0027] 从锁存电路400的输出包括第一、第二、第三、第四输出端VOUT40、VOUT41、VOUT42、VOUT43，其中第一输出端VOUT40与数据输出信号Q相连、第二输出端VOUT41与互补数据输出信号QB相连。
[0028] 脉冲产生电路的电路结构如图2所示，该电路由两个相同结构的单相时钟动态电路组成，包括：8个NMOS管和4个PMOS管。其中NODE1、NODE2、NODE3、NODE4是脉冲产生电路的内部节点。连接方式为：PMOS管M1的栅极接时钟信号CLK，漏极接VOUT11端，源极和衬底接电源VDD。PMOS管M2的栅极接CLK端，漏极接VOUT10端，源极和衬底接电源VDD。NMOS管M3的栅极接VOUT13端，漏极接VOUT11端，源极接节点NODE1，衬底接地。NMOS管M4的栅极接VOUT12端，漏极接VOUT10端，源极接节点NODE1，衬底接地。NMOS管M5的栅极接D端，漏极接节点NODE1，源极接节点NODE2，衬底接地。NMOS管M6的栅极接CLK端，漏极接节点NODE2，源极和衬底接地。PMOS管M7的栅极接CLK端，漏极接VOUT13端，源极和衬底接电源VDD。PMOS管M8的栅极接CLK端，漏极接VOUT12端，源极和衬底接电源VDD。NMOS管M9的栅极接VOUT11端，漏极接VOUT13端，源极接节点NODE3，衬底接地。NMOS管M10的栅极接VOUT10端，漏极接VOUT12端，源极接节点NODE3，衬底接地。NMOS管M11的栅极接DB端，漏极接节点NODE3，源极接节点NODE4，衬底接地。NMOS管M12的栅极接CLK端，漏极接节点NODE4，源极和衬底接地。
[0029] 主锁存电路的电路结构如图3所示，该电路由四个相同结构的钟控反相器组成，包括：8个NMOS管和4个PMOS管。NODE5、NODE6、NODE7和NODE8是主锁存电路的内部节点。连接方式为：PMOS管M13的栅极接VIN22端，漏极接VOUT20端，源极和衬底接电源VDD。NMOS管M14的栅极接CLK端，漏极接VOUT20端，源极接节点NODE5，衬底接地。NMOS管M15的栅极接VIN23端，漏极接节点NODE5，源极和衬底接地。PMOS管M16的栅极接VIN20端，漏极接VOUT21端，源极和衬底接电源VDD。NMOS管M17的栅极接CLK端，漏极接VOUT21端，源极接节点NODE6，衬底接地。NMOS管M18的栅极接VIN21端，漏极接节点NODE6，源极和衬底接地。PMOS管M19的栅极接VIN23端，漏极接VOUT22端，源极和衬底接电源VDD。NMOS管M20的栅极接CLK端，漏极接VOUT22端，源极接节点NODE7，衬底接地。NMOS管M21的栅极接VIN22端，漏极接节点NODE7，源极和衬底接地。PMOS管M22的栅极接VIN21端，漏极接VOUT23端，源极和衬底接电源VDD。NMOS管M23的栅极接CLK端，漏极接VOUT23端，源极接节点NODE8，衬底接地。NMOS管M24的栅极接VIN20端，漏极接节点NODE8，源极和衬底接地。
[0030] 从锁存电路的电路结构如图4所示，该电路由四个相同结构的反相器组成，包括：4个NMOS管和4个PMOS管。连接方式为：PMOS管M25的栅极接VIN43端，漏极接VOUT40端，源极和衬底接电源VDD。NMOS管M26的栅极接VIN41端，漏极接VOUT40端，源极和衬底接地。PMOS管M27的栅极接VIN40端，漏极接VOUT41端，源极和衬底接电源VDD。NMOS管M28的栅极接VIN42端，漏极接VOUT41端，源极和衬底接地。PMOS管M29的栅极接VIN41端，漏极接VOUT42端，源极和衬底接电源VDD。NMOS管M30的栅极接VIN43端，漏极接VOU4T2端，源极和衬底接地。PMOS管M31的栅极接VIN42端，漏极接VOUT43端，源极和衬底接电源VDD。NMOS管M32的栅极接VIN40端，漏极接VOUT43端，源极和衬底接地。
[0031] 与时间采样技术和保护门电路相比，本发明不需增加时间开销，更适用于高速系统。传统半动态触发器使用Q端驱动QB端，故QB端输出比Q端多一个门延时，且Q端和QB端本征负载不同，驱动能力也不同。本发明中Q端和QB端完全对称，具有相同的延时，本征负载及驱动能力。Weizhong Wang和HaiyanGong提出的基于灵敏放大器的抗辐射加固触发器，主锁存器的某个输出端同时影响从锁存器的两个端口，因而需要增加四个或非门电路且从锁存器存储电路有16个管子，面积较大。本发明中主锁存器的输出端只影响从锁存器的一个端口，不需增加或非门电路，减小了面积且避免了与非门电路引入的软失效。同时从锁存器电路只用8个管子，进一步减小面积。另外，前述基于灵敏放大器的抗辐射加固触发器，主锁存器输出端下拉为“0”后需经过两个门延时，才可将从锁存器输出端下拉为“0”。而本发明只需一个门延时，故延时更小。本发明采用单相时钟，时钟网络简单可靠。结合小时钟摆幅技术，使功耗明显减小。本发明可用标准工艺制造，不需要增加额外特殊工序。
[0032] 对本发明和DICE型主从D触发器及基于灵敏放大器的抗辐射加固触发器的性能进行了模拟对比，结果如表1和表2所示。
[0033] 表1为本发明与DICE型主从D触发器性能指标的对比结果。
[0034] 表1 本发明与DICE型主从D触发器的对比
[0035]
[0036] 与DICE型主从D触发器相比，本发明的延时减小约41％、功耗延迟积增大约10％(管数稍多，而DICE型主从D触发器的结构相对简单)。但由于高频系统中20％-45％的能量消耗在时钟网络上，故减小该功耗可以显著减小系统功耗。而时钟网络功耗和时钟信号摆幅或摆幅的平方成正比，故减小时钟信号摆幅能减小时钟网络功耗。本发明采用单相时钟，时钟信号允许降幅。相比之下，DICE型主从D触发器采用双相时钟，时钟信号摆幅不允许减少。
[0037] 表2为本发明与基于灵敏放大器的抗辐射加固触发器性能指标的对比结果。
[0038] 表2 本发明与基于灵敏放大器的抗辐射加固触发器的对比
[0039]
[0040] 与基于灵敏放大器的抗辐射加固触发器相比，本发明的延时减小约26％，晶体管总数减少，且本发明的功耗延迟积比基于灵敏放大器的抗辐射加固触发器减小约24％。
