全频率宽度的多重相位延迟锁定回路锁定频率的方法

摘要

本发明提供了一种全频率宽度操作范围的多重相位延迟锁定方法，其利用一三边际相位检测器接收参考频率讯号，处理后连接电压控制延迟线。三边际相位检测器接收延迟频率讯号的其中两个延迟频率讯号作为一较小延迟频率讯号与一较大延迟频率讯号，再根据参考频率讯号分别与较小延迟频率讯号与较大延迟频率讯号比较出领先(lead)或是落后(lag)的相位差值，最后产生与相位差值同宽度的一Up脉冲讯号或是一Dn脉冲讯号，作为调整各个延迟单位的延迟时间。锁定后可使多重相位讯号平均落在一频率周期之内，并同时可避免模糊多重锁定问题。

权利要求

1.一种可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，其特征在于：包含：步骤1：在电压控制延迟线内具有复数个依时间顺序排列的延迟频率讯号之间，设定一最小的延迟时间使得所述的延迟频率讯号彼此之间具有相同的延迟时间，且一第一延迟频率讯号与参考频率周期的开始前缘的时间间隔为T1，一第二延迟频率讯号与下一参考频率周期的开始前缘的时间间隔为Tn；

步骤2：比较T1与Tn的大小，以调整所述的延迟时间使得所述的延迟频率讯号的周期时间落在一个参考频率讯号的周期内；

若是T1

增加所述的延迟时间，使得所述的延迟频率讯号彼此之间具有相同的延迟时间，且所述的延迟频率讯号的周期时间是落在一个参考频率讯号的周期内；以及若是T1>Tn，则减少所述的延迟时间，使得所述的延迟频率讯号彼此之间具有相同的延迟时间，且所述的延迟频率讯号的周期时间是落在一个参考频率讯号的周期内。

2.根据权利要求1所述的可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，其特征在于：步骤1还包括：在最初开始时，所述的时间间隔T1小于所述的时间间隔Tn。

3.根据权利要求1所述的可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，其特征在于：步骤1中的设定所述的延迟频率讯号彼此之间具有相同的延迟时间步骤，还包括：所述的延迟频率讯号的周期时间是包含在一个参考频率讯号的周期内。

4.根据权利要求3所述的可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，其特征在于：步骤2中的以调整所述的延迟时间使得所述的延迟频率讯号的周期时间落在一个参考频率讯号的周期内步骤，还包括：最后锁定所述的时间间隔T1等于所述的时间间隔Tn。

5.根据权利要求4所述的可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，其特征在于：步骤2中的判断所述的延迟频率讯号的周期时间是否落在一个参考频率讯号的周期内步骤，还包括：判断所述的参考频率讯号否改变；

若是，则取出相邻的三个频率讯号，包含一第一讯号、一第二讯号与一第三讯号；

以所述的第三讯号取样所述的第一讯号，若为0则重置电路；以及

以所述的第三讯号取样所述的第二讯号，若为0则重置电路。

6.根据权利要求5所述的可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，其特征在于：所述的第一讯号为所述的参考频率讯号。

7.根据权利要求6所述的可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，其特征在于：步骤2还包括：判断所述的延迟频率讯号的周期时间是否落在一个参考频率讯号的周期内，若否则重置电路。

8.根据权利要求4所述的可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，其特征在于：步骤2中的判断所述的延迟频率讯号的周期时间是否落在一个频率讯号周期内包括：取出相邻的三个频率讯号，包含一第一讯号、一第二讯号与一第三讯号；

以所述的第三讯号取样所述的第一讯号，若为0则重置电路；以及

以所述的第三讯号取样所述的第二讯号，若为0则重置电路。

9.根据权利要求8所述的可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，其特征在于：所述的第一讯号为所述的参考频率讯号。

说明书

全频率宽度的多重相位延迟锁定回路锁定频率的方法

[0001] 本发明是2007年11月1日申请饿申请号为200710163783.5的名为“全频率宽度的多重相位延迟锁定回路及锁定频率的方法”的发明的分案申请

技术领域

[0002] 本发明涉及的是一种多重相位延迟锁定回路，特别涉及的是一种可全频率宽度操作范围的多重相位延迟锁定回路。

背景技术

[0003] 随着互补式金氧半导体(CMOS)的技术不断创新发展，高速处理速度与高密度集成电路密度都不断的在增加。因此，在各个模块之间的同步处理即成为重要的问题，且成为集成电路在发展时所遇到的瓶颈。

[0004] 现今高阶电子电路对一个高速且优质的系统频率讯号源有着强烈需求。然而，当系统频率讯号源运作在高速时，因频率驱动器传递延迟时间(propagation delay)或频率相位错离度所造成的相关问题，却大大影响着系统效能与芯片可靠度。因此，如微处理器、实时系统或资料通讯等高阶电子电路设计中，便需要加入一个具低电压、高频操作与低抖动量(low jitter)的锁相回路(Phase-Locked Loop，PLL)以作为输入频率讯号源的特性修正辅助机制。

[0005] CMOS的锁相回路(PLL)与延迟锁定回路(Delay-Lock Loop，DLL)是设计用来解决电路中频率同步的问题，由于两者的结构上差异使得延迟锁定回路较锁相回路稳定，且在回路滤波器中使用较少的电容。因为延迟锁定回路容易设计与稳定的特性，在现今有越来越多的应用开始使用延迟锁定回路(DLL)来代替锁相回路(PLL)，延迟锁定回路已经比锁相回路还广泛地应用在例如频率回复与区域震荡器电路，而这些应用在以前却只能使用锁相回路。另外，延迟锁定回路其信号抖动(Jitter)的情况不明显，因为噪声在电压控制延迟线(Voltage-Controlled Delay Line，VCDL)经过数个频率周期后不会累积，使得延迟锁定回路可以作为频率同步处理的理想电路单元，当然其也可用在射频频率合成电路与高速串行连接。

[0006] 一般传统的延迟锁定回路架构示意图如图1所示，电压控制延迟线(VCDL)11接收一参考频率(Ref-Clk)讯号后输出数个延迟相位的讯号，输出的讯号回授输入至相位检测器(phase detector，PD)12、充电泵(charge pump，CP)13与回路滤波器(loop filter，LF)14。延迟锁定回路的运作原理，即是将外部输入的参考频率(Ref-Clk)讯号利用延迟组件自行产生许多固定相位差的延迟频率(DLL-Clk)讯号，再依序将这些频率讯号通过目的功能电路后与外部的原参考频率(Ref-Clk)讯号比较其是否同步。如此，经过控制电路的筛选，最后会选定一与原参考频率讯号的相位差小到可接受的频率讯号当作被锁定的频率讯号而完成延迟锁定回路的工作。

[0007] 图2A所示为延迟频率(DLL-Clk)讯号在一频率范围AA’内比参考频率(Ref-Clk)讯号领先时的情况，经过延迟锁定回路的运作使两个讯号能够同步如图2B所示；图3A所示为延迟频率(DLL-Clk)讯号在一频率范围BB’内比参考频率(Ref-Clk)讯号落后时的情况，经过延迟锁定回路的运作使两个讯号能够同步如图3B所示。然而延迟锁定回路能够校证的讯号错离范围为AA’与BB’之间，若是讯号上升的波缘不在范围之内则会产生模糊多重锁定问题，其免在多重锁定的不等式如式1.1与式1.2：

[0008] 0.5×TCLK＜TVCDL(min)＜TCLK(1.1)

[0009] TCLK＜TVCDL(max)＜1.5×TCLK(1.2)

[0010] 例如 当TVCDL(min) ＝20ns，由 式(1.1)得 到20ns ＜TCLK＜40ns，如 果TVCDL(max)＝40ns，由式(1.2)得到26.7ns＜TCLK＜40ns，由上述的不等式可以得知传统的延迟锁相回路的架构，使TCLK所能操作的延迟范围受到限制。

发明内容

[0011] 为了解决上述问题，本发明目的的一是提供一种可全频率宽度操作范围的多重相位延迟锁定回路，其具有一三边际相位检测器可接收参考频率讯号、较小延迟频率讯号与较大延迟频率讯号，经由三个频率讯号比较出上升讯号Up与下降讯号Dn的相位差异，以调整出一控制电压通过电压控制延迟线动态的调整延迟时间，改变延迟频率讯号的相位，将频率周期的时间平均分配至所有延迟频率讯号，使延迟时间所能操作的范围还广。

[0012] 本发明另一目的是提供一种三边际相位检测器，其使用两个比较电路分别比较参考频率讯号与较小延迟频率讯号最后输出下降讯号Dn，参考频率讯号与较大延迟频率讯号最后输出上升讯号Up，最后将下降讯号Dn与上升讯号Up传送至充电泵。

[0013] 本发明另一目的是提供一种可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，其调整电压控制延迟线内的延迟讯号，使各个延迟讯号的起始时间可以平均落在一频率周期之内，避免模糊多重锁定问题。

[0014] 为了达到上述目的，本发明一实施例的全频率宽度操作范围的多重相位延迟锁定回路，包含：一电压控制延迟线接收一参考频率讯号以产生数个延迟频率讯号，数个延迟频率讯号包含一第一延迟频率讯号与一第二延迟频率讯号；三边际相位检测器依据参考频率讯号、第一延迟频率讯号与第二延迟频率讯号，产生一组脉冲讯号；充电泵接收一组脉冲讯号并输出一电流控制讯号；以及一回路滤波器接收电流控制讯号以输出一控制电压，其中电压控制延迟线通过控制电压调整电压控制延迟线的延迟时间。

[0015] 另外，本发明一实施例的三边际相位检测器，其是在多重相位延迟锁定回路中增加频率宽度操作范围，三边际相位检测器接收一参考频率讯号、一第一延迟频率讯号与一第二延迟频率讯号，最后输出一组脉冲讯号。

[0016] 再者，本发明一实施例的可全频率宽度操作的多重相位延迟锁定回路锁定频率的方法，包含：在电压控制延迟线内具有复数个依时间顺序排列的延迟讯号之间，设定一最小的延迟时间使得延迟讯号彼此之间具有相同的延迟时间，且第一延迟讯号与频率周期的开始前缘的时间间隔T1，第二延迟讯号与下一频率周期的开始前缘的时间间隔为Tn；比较T1与Tn的大小，以调整延迟时间使得延迟讯号落在一个频率讯号周期内；若是T1＜Tn，则增加延迟时间，使得延迟讯号彼此之间具有相同的延迟时间，且延迟讯号是落在一个频率讯号周期内；以及若是T1＞Tn，则减少延迟时间，使得延迟讯号彼此之间具有相同的延迟时间，且延迟讯号是落在一个频率讯号周期内。

附图说明

[0017] 图1所示为现有延迟锁定回路的架构示意图；

[0018] 图2A与图2B所示为现有延迟锁定回路的频率波形锁定示意图；

[0019] 图3A与图3B所示为现有延迟锁定回路的频率波形锁定示意图；

[0020] 图4所示为本发明一实施例全频率宽度操作范围的多重相位延迟锁定回路架构示意图；

[0021] 图5A所示为本发明一实施例起始时频率讯号波形示意图；

[0022] 图5B所示为本发明一实施例调整后频率讯号波形示意图；

[0023] 图6A与图6B所示为本发明一实施例三边际相位检测器的架构示意图；

[0024] 图7A与图7B所示分别为图6A图与图6B图的频率讯号操作示意图；

[0025] 图8所示为本发明一实施例多重相位延迟锁定回路锁定频率的方法；

[0026] 图9A至图9F所示为本发明一实施例的避免多重锁定机制频率示意图。

[0027] 附图标记说明：11-电压控制延迟线；12-相位检测器；13-充电泵；14-滤波器；21-电压控制延迟线；22-三边际相位检测器；23-充电泵；24-回路滤波器；221、222、226、
227-D型正反器；223、228-AND逻辑闸；S10～S42-步骤；AA’-一频率范围；BB’-一频率范围；T1、Tn-相位差。

具体实施方式

[0028] 以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。

[0029] 图4所示为本发明一实施例全频率宽度操作范围的多重相位延迟锁定回路架构示意图。在本实施例中，一电压控制延迟线(VCDL)21包含数个延迟组件依序串接，其接收一参考频率讯号Ref-Clk并输出1至N个延迟频率讯号DLL-Ck1、DLL-Ck2、...、DLL-Ckn，其中第一延迟频率讯号是由第一延迟组件所输出，而第二延迟频率讯号是由第N延迟组件所输出，第一个延迟频率讯号DLL-Ck1与最后一个延迟频率讯号DLL-Ckn回授至三边际相位检测器(3-edgePD)22，再加上参考频率(Ref-Clk)讯号也输入至三边际相位检测器(3-edgePD)22，使得三边际相位检测器(3-edgePD)22接收3个输入讯号，经处理后输出一组脉冲讯号，其包括下降讯号Dn与上升讯号Up。

[0030] 在一实施例中，三边际相位检测器(3-edgePD)22处理方式为根据参考频率讯号(Ref-Clk)分别与第一个延迟频率讯DLL-Ck1与最后一个延迟频率讯DLL-Ckn比较出领先(lead)或是落后(lag)的相位差值，最后产生与相位差值同宽度的一上升讯号Up或是一下降讯号Dn。该三边际相位检测器(3-edgePD)22包括一第一比较电路及一第二比较电路，其中该第一比较电路接收该参考时脉讯号及该第一延迟时脉讯号以产生该下降讯号Dn，该第二比较电路接收该参考时脉讯号及该第二延迟时脉讯号以产生该上升讯号Up。

[0031] 接着，三边际相位检测器(3-edgePD)22所产生的上升讯号Up与下降讯号Dn之间的频率差的信息，传送至接在后面的充电泵(Charge Pump，CP)电路23做充电或放电动作的参考依据，以控制充电泵(CP)23产生电流Ip对后端回路滤波器(LF)24的电容充电(charging)或是放电(discharging)，也就是增加或是减少回路滤波器(LF)24上电容的电压值，回路滤波器(LF)24将在三边际相位检测器(3-edgePD)22与充电泵(CP)23所产生的高频噪声滤掉，产生出一控制电压Vcntl，这个电压值通过电压控制延迟线(VCDL)21可以调整电压控制延迟线(VCDL)21的延迟时间(TVCDL)，改变内部频率的相位，再回授至三边际相位检测器(3-edgePD)22，开始下一个周期的比较动作。在一实施例中，回路滤波器24为一电容。

[0032] 在上述架构中，第一个输出延迟频率讯号DLL-Ck1与参考频率讯号Ref-Clk有一相位差T1，最后输出的延迟频率讯号DLL-Ckn与参考频率讯号Ref-Clk有一相位差Tn，相位延迟锁定回路开始或重置操作时，电压控制延迟线(VCDL)21的延迟时间(TVCDL)在起始时是重置在最小值(T1＜Tn)如图5A所示，三边际相位检测器(3-edgePD)22侦测到相位差T1与相位差Tn的差值后以电压调节方式增加延迟时间(TVCDL)使得T1＝Tn如图5B所示，延迟锁定回路的锁住范围TCLK如式2所示：

[0033] TVCDL(min)＜TCLK＜TVCDL(max)(2)

[0034] 电压控制延迟线(VCDL)21的操作范围可以完全操作在延迟锁定回路(DLL)的锁住范围内。

[0035] 图6A与图6B所示为三边际相位检测器的架构示意图，在图6A图中D型正反器221接收参考频率讯号Ref-Clk与一数据讯号，最后输出一下降讯号Dn，D型正反器222接收第一个延迟频率讯号DLL-Ck1与下降讯号Dn，最后输出讯号至一AND逻辑闸223，AND逻辑闸223接收下降讯号Dn讯号与D型正反器222输出的数字取样讯号判定是否传送重置讯号rst1，启动D型正反器221与222的重置动作，其讯号动作示意图如图7A所示。

[0036] 在图6B中D型正反器226接收第n个延迟频率讯号DLL-Ckn与数据讯号，最后输出一上升讯号Up，D型正反器227接收参考频率讯号Ref-Clk与上升讯号Up，最后输出讯号至一AND逻辑闸228，AND逻辑闸228接收上升讯号Up与D型正反器227输出的数字取样讯号判定是否传送重置讯号rst2，启动D型正反器226与227的重置动作，其讯号动作如图7B所示。

[0037] 请参阅图8为本发明多重相位延迟锁定回路锁定频率的方法，步骤S10设[0038] 定一最小延迟时间产生T1与Tn时间间隔，在电压控制延迟线内具有数个依时间顺序排列的延迟讯号之间，设定一最小的延迟时间使得延迟讯号彼此之间具有相同的延迟时间，且第一个延迟讯号与频率周期的开始前缘的时间间隔为T1，最后一个延迟讯号与下一频率周期的开始前缘的时间间隔Tn，所有延迟讯号是分布在一个频率讯号周期内，且在最初电路开始运作时，时间间隔T1小于时间间隔Tn；步骤S20判断是否多重锁定，若是多重锁定则回到步骤S10，若否则继续下一步骤；步骤S30比较T1与Tn的大小关系，以调整延迟时间使得全部延迟讯号落在一个频率讯号周期内，最后锁定时间间隔T1等于时间间隔Tn；若是T1＜Tn，则执行步骤S41增加延迟时间，使得延迟讯号彼此之间具有相同的延迟时间，且延迟讯号是落在一个频率讯号周期内；若是T1＞Tn，则执行步骤S42减少延迟时间，使得延迟讯号彼此之间具有相同的延迟时间，且延迟讯号是落在一个频率讯号周期内。

[0039] 请参阅图9A至图9F为本发名一实施例的避免多重锁定机制，在电路工作时，一参考频率讯号Ref_Clk被电压控制延迟线接收后产生数个延迟频率讯号Dll_ck1、Dll_ck2、Dll_ck3、Dll_ck4、Dll_ck5与Dll_ck6，当输入的频率讯号频率由A变成B时使得电路是否在一个输入频率内锁定而正常工作时，会利用相邻三个频率讯号做下列判断，叙述如下：

[0040] 以延迟频率讯号Ref_Clk、Dll_ck1与Dll_ck2为相邻三个频率讯号中，如果延迟频率讯号Dll_ck2的上缘(rising edge)取样参考频率讯号Ref_Clk的值为0，表示锁到第2个或第3个频率周期(cycle)，如图9B与图9C，或延迟频率讯号Dll_ck2的上缘(rising edge)取样延迟频率讯号Dll_ck1的值为0，表示锁到第4个、第5个或第6个频率周期(cycle)，如图9D、图9E与图9F，则需重置(reset)电路。若延迟频率讯号Dll_ck2的上缘(rising edge)取样参考频率讯号Ref_Clk的值为1，表示可能锁到第1个、第4个或第5个cycle，且延迟频率讯号Dll_ck2的上缘(rising edge)取样延迟频率讯号Dll_ck1的值为
1，表示可能锁到第1个、第2个或第3个频率周期(cycle)，则此电路锁到第1个频率周期(cycle)是属于正常，延迟频率讯号落在一个频率讯号周期内，如图9A所示。

[0041] 根据上述，将延迟频率讯号Dll_ck2的上缘(rising edge)取样参考频率讯号Ref_Clk的值与取样延迟频率讯号Dll_ck1的值输入一逻辑电路(图中未示)即可作判断。

[0042] 综合上述，本发明具侦测相位差与频率差性质的三边际相位检测器，其所形成的多重相位延迟锁定回路的架构对整个锁相回路来说是有益处的，它可以增加锁定回路的获得范围(Acquisition Range)，使得全频率宽度操作范围达到最大。

[0043] 以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。