一种占空比检测电路

摘要

本发明公开了一种占空比检测电路，包括倍频单元、占空比检测单元与输出锁存器，其中：所述倍频单元的待检测占空比信号输入端与占空比检测单元的待检测占空比信号输入端连接，第一时钟输出端与占空比检测单元的时钟信号输入端连接，第二时钟信号输出端与输出锁存器的时钟信号输入端连接；所述占空比检测单元的待检测占空比信号输出端与输出锁存器的锁存信号输入端连接，所述输出锁存器的锁存信号输出端用于输出锁存结果。本发明所述占空比检测电路，可以克服现有技术中检测精度低、频率范围窄和成本高等缺陷，以实现检测精度高、频率范围宽和成本低的优点。

权利要求

1.一种占空比检测电路，其特征在于，包括倍频单元、占空比检测单元与输出锁存器，其中：所述倍频单元的待检测占空比信号输入端与占空比检测单元的待检测占空比信号输入端连接，第一时钟输出端与占空比检测单元的时钟信号输入端连接，第二时钟信号输出端与输出锁存器的时钟信号输入端连接；

所述占空比检测单元的待检测占空比信号输出端与输出锁存器的锁存信号输入端连接，所述输出锁存器的锁存信号输出端用于输出锁存结果；

该占空比检测电路的控制方式包括：单独使用或者嵌入其它电路使用；输入信号FIN的占空比变化用来进行状态控制，具体地，将占空比的范围划分为几个区间：1-10%、11-60%、

61-90%、以及91-99%，并利用占空比信号处于不同区间，控制电路工作在不同的状态。

2.根据权利要求1所述的占空比检测电路，其特征在于，还包括防抖控制单元；所述防抖控制单元的时钟输入端与倍频单元的第二时钟输出端连接，防抖信号输入端与占空比检测单元的待检测占空比信号输出端连接，防抖信号输出端与输出锁存器的锁存信号输入端连接。

3.根据权利要求1或2所述的占空比检测电路，其特征在于，所述倍频单元包括鉴相/鉴频器、电荷泵、低通滤波器、压控振荡器、以及分频反馈及时序控制模块，其中：所述鉴相/鉴频器、电荷泵、低通滤波器、以及压控振荡器顺序串接，所述分频反馈及时序控制模块串接在压控振荡器的振荡信号输出端与鉴相/鉴频器的待检测占空比信号输入端之间。

4.根据权利要求1或2所述的占空比检测电路，其特征在于，所述占空比检测单元包括具有相同结构的多个占空比检测子单元；

在所述多个占空比检测子单元中，每个占空比检测子单元的待检测占空比信号输入端与倍频单元的待检测占空比信号输入端连接，时钟信号输入端与倍频单元的第一时钟信号输出端连接，待检测占空比信号输出端与输出锁存器的锁存信号输入端或防抖控制单元的防抖信号输入端连接。

说明书

一种占空比检测电路

技术领域

[0001] 本发明涉及信号检测技术，具体地，涉及一种占空比检测电路。

背景技术

[0002] 在脉冲(如方波)信号中，高电平信号占整个信号周期的百分比，称为占空比；占空比的变化范围为0-100％，可以区分信号的很多不同含义。

[0003] 因此，在控制系统中，通过改变同一信号的占空比实现不同控制功能的应用越来越广泛，例如，常用的脉冲宽度调制(即PWM)，就是通过改变PWM信号的占空比，来实现脉冲宽度的控制；与此同时，如何检测及判别信号的占空比变化也变得尤为重要。

[0004] 在现有技术的占空比检测电路中，通常需要外加同步时钟，并且，一旦检测的同步时钟确定了，也就意味着决定了要测量信号的频率不能有太大的偏差，否则就会影响到占空比检测的精度。

[0005] 综上所述，在实现本发明的过程中，发明人发现现有技术中至少存在以下缺陷：

[0006] (1)检测精度低：需要外加同步时钟，元件数量的增加，难免影响检测结果的可靠性；

[0007] (2)频率范围窄：当外加的同步时钟确定时，要测量信号的频率的范围就很有限，不能有太大的偏差，以免影响到占空比检测的精度；

[0008] (3)成本高：外加同步时钟，难免增加元件成本。

发明内容

[0009] 本发明的目的在于，针对上述问题，提出一种占空比检测电路，以实现检测精度高、频率范围宽和成本低的优点。

[0010] 为实现上述目的，本发明采用的技术方案是：一种占空比检测电路，包括倍频单元、占空比检测单元与输出锁存器，其中：所述倍频单元的待检测占空比信号输入端与占空比检测单元的待检测占空比信号输入端连接，第一时钟输出端与占空比检测单元的时钟信号输入端连接，第二时钟信号输出端与输出锁存器的时钟信号输入端连接；所述占空比检测单元的待检测占空比信号输出端与输出锁存器的锁存信号输入端连接，所述输出锁存器的锁存信号输出端用于输出锁存结果。

[0011] 进一步地，还包括防抖控制单元；所述防抖控制单元的时钟输入端与倍频单元的第二时钟输出端连接，防抖信号输入端与占空比检测单元的待检测占空比信号输出端连接，防抖信号输出端与输出锁存器的锁存信号输入端连接。

[0012] 进一步地，所述倍频单元包括鉴相/鉴频器、电荷泵、低通滤波器、压控振荡器、以及分频反馈及时序控制模块，其中：所述鉴相/鉴频器、电荷泵、低通滤波器、以及压控振荡器顺序串接，所述分频反馈及时序控制模块串接在压控振荡器的振荡信号输出端与鉴相/鉴频器的待检测占空比信号输入端之间。

[0013] 进一步地，所述占空比检测单元包括具有相同结构的多个占空比检测子单元；在所述多个占空比检测子单元中，每个占空比检测子单元的待检测占空比信号输入端与倍频单元的待检测占空比信号输入端连接，时钟信号输入端与倍频单元的第一时钟信号输出端连接，待检测占空比信号输出端与输出锁存器的锁存信号输入端或防抖控制单元的防抖信号输入端连接。

[0014] 本发明的占空比检测电路，针对目前没有专门待检测占空比信号占空比变化的电路而设计，可以单独使用或者嵌入其它电路使用；输入信号FIN的占空比变化可以用来进行状态控制，例如，可以将占空比的范围划分为几个区间：1-10％、11-60％、61-90％、以及91-99％，并利用占空比信号处于不同区间可以控制电路工作在不同的状态。这种控制方法仅需一条控制信号就可以区分多种状态，简单实用，有利于节约资源；而且，占空比信号还可以同时作为电路中的其它信号使用，例如，占空比信号可以作为PWM调制信号使用。

[0015] 具体地，采用倍频单元、占空比检测单元、以及输出锁存器，可以提高倍频单元锁定速度，缩短占空比检测时间，且可任意设定占空比检测值；进一步采用防抖控制单元，可以避免被检测占空比的波动对输出结果的影响；进而可以迅速精确地判断输入信号FIN的占空比变化，并给出正确的检测结果(检测精度为±1％)，用于状态控制。

[0016] 本发明各实施例的占空比检测电路，由于包括倍频单元、占空比检测单元与输出锁存器，其中：倍频单元的待检测占空比信号输入端与占空比检测单元的待检测占空比信号输入端连接，第一时钟输出端与占空比检测单元的时钟信号输入端连接，第二时钟信号输出端与输出锁存器的时钟信号输入端连接；占空比检测单元的待检测占空比信号输出端与输出锁存器的锁存信号输入端连接，输出锁存器的锁存信号输出端用于输出锁存结果；可以在不外增同步时钟的情况下，检测输入信号占空比的变化，并根据设定的占空比值给出检测结果；从而可以克服现有技术中检测精度低、频率范围窄和成本高的缺陷，以实现检测精度高、频率范围宽和成本低的优点。

[0017] 本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

[0018] 下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

[0019] 附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

[0020] 图1a为根据本发明占空比检测电路的原理框图一；

[0021] 图1b为根据本发明占空比检测电路的原理框图二；

[0022] 图1c为根据本发明占空比检测电路的原理框图三；

[0023] 图2为根据本发明占空比检测电路中倍频单元的原理框图；

[0024] 图3a为根据本发明占空比检测电路中鉴相/鉴频器(即PFD)的电路原理图；

[0025] 图3b为根据本发明占空比检测电路中电荷泵(即CP)的电路原理图；

[0026] 图3c为根据本发明占空比检测电路中低通滤波器(即LPF)的电路原理图；

[0027] 图3d为根据本发明占空比检测电路中压控振荡器(即VCO)的电路原理图；

[0028] 图4a为根据本发明占空比检测电路中电荷泵(即CP)锁相环未增加电阻RP时的频率特性示意图；

[0029] 图4b为根据本发明占空比检测电路中电荷泵(即CP)锁相环增加电阻RP时的频率特性示意图；

[0030] 图5为根据本发明占空比检测电路中倍频单元的局部信号仿真波形示意图；

[0031] 图6为根据本发明占空比检测电路中占空比检测单元、输出锁存器及防抖控制单元的电路原理图；

[0032] 图7为根据本发明占空比检测电路中占空比检测单元的局部信号仿真波形示意图。

[0033] 结合附图，本发明实施例中附图标记如下：

[0034] 1-倍频单元；11-鉴相/鉴频器；12-电荷泵；13-低通滤波器；14-压控振荡器；15-分频反馈及时序控制模块；2-输出锁存器；3-占空比检测单元；31-第1占空比检测子单元；32-第2占空比检测子单元；3n-第n占空比检测子单元；4-防抖控制单元。

具体实施方式

[0035] 以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

[0036] 实施例一

[0037] 根据本发明实施例，提供了一种占空比检测电路。如图1a、以及图2-图7所示，本实施例包括倍频单元1、占空比检测单元3与输出锁存器2。

[0038] 其中，上述倍频单元1的待检测占空比信号输入端与占空比检测单元3的待检测占空比信号输入端连接，第一时钟输出端与占空比检测单元3的时钟信号输入端连接，第二时钟信号输出端与输出锁存器2的时钟信号输入端连接；占空比检测单元3的待检测占空比信号输出端与输出锁存器2的锁存信号输入端连接，输出锁存器2的锁存信号输出端用于输出锁存结果。

[0039] 进一步地，在上述实施例中，倍频单元1包括鉴相/鉴频器(即PFD)11、电荷泵(即CP)12、低通滤波器(即LPF)13、压控振荡器(即VOC)14、以及分频(例如，M分频即÷M)反馈及时序控制模块15。

[0040] 具体地，上述鉴相/鉴频器11、电荷泵12、低通滤波器13、以及压控振荡器14顺序串接，分频反馈及时序控制模块15串接在压控振荡器14的振荡信号输出端与鉴相/鉴频器11的待检测占空比信号输入端之间。

[0041] 进一步地，在上述实施例中，鉴相/鉴频器11包括直流电源、第一与非门X1、第二与非门X2、第一非门X4、第二非门X8、第三非门X3、第四非门X5、第五非门X9、第一D触发器X6、以及第二D触发器X7。

[0042] 具体地，上述第一非门X4的输入端为待检测占空比信号输入端，输出端与第一D触发器X6的触发端连接；第一D触发器X6的第一输入端与直流电源连接，第二输入端与第三非门X3的输出端连接，第一输出端分别与第二非门X8的输入端及第一与非门X1的第一输入端连接；第二非门X8的输出端输出第一开关信号；第四非门X5的输入端为反馈信号输入端FD，输出端与第二D触发器X7的触发端连接；第二D触发器X7的第一输入端与直流电源连接，第二输入端与第三非门X3的输出端连接，输出端分别与第五非门X9的输入端及第一与非门X1的第二输入端连接；第五非门X9的输出端输出第二开关信号；第一与非门X1的输出端与第二与非门X2的第二输入端连接；第二与非门X2的第一输入端为复位端(即RESET)，输出端与第三非门X3的输入端连接。

[0043] 进一步地，在上述实施例中，电荷泵12包括第一P沟道金属氧化物半导体场效应晶体管(简称PMOS管)MP01、第二PMOS管MP02、第三PMOS管MP22、第四PMOS管MP23、第五PMOS管MP09、第一限流电阻R06、第一N沟道金属氧化物半导体场效应晶体管(简称NMOS管)MN03、第二NMOS管MN07、第三NMOS管MN04、第四NMOS管MN12、第五NMOS管MN05、第六NMOS管MN10、第七NMOS管MN13、第八NMOS管MN15、第九NMOS管MN16、第十NMOS管MN08、第十一NMOS管MN11、第十二NMOS管MN14、以及第十三NMOS管MN17。

[0044] 具体地，上述第一PMOS管MP01的栅极为复位端(即RESET)，漏极与直流电源连接，源极与衬底连接，并分别与第二PMOS管MP02的源极及栅极、第一NMOS管MN03的漏极、第五PMOS管MP09的栅极、以及第三PMOS管MP22的栅极连接；第二PMOS管MP02的漏极与衬底连接；第三PMOS管MP22的漏极与直流电源连接，源极与衬底连接，并与第四PMOS管MP23的漏极连接；第四PMOS管MP23的栅极作为第一开关信号S1的输入端，源极与衬底连接，并与第四NMOS管MN12的漏极连接，同时作为电荷泵12的输出信号CPOUT；第四NMOS管MN12的栅极作为第二开关信号S2的输入端，源极与衬底连接，并分别与第七NMOS管MN13的漏极、以及第八NMOS管MN15的漏极连接；第七NMOS管MN13的栅极分别与第六NMOS管MN10的栅极、第五PMOS管MP09的漏极、以及第八NMOS管MN15的栅极连接，源极与衬底连接，并与第十二NMOS管MN14的漏极连接；第十二NMOS管MN14的栅极为复位端(即RESET)，源极与衬底连接，并接信号地；第八NMOS管MN15的源极与衬底连接，并与第九NMOS管MN16的漏极连接；第九NMOS管MN16的栅极作为预备信号端(即READY)，源极与衬底连接，并与第十三NMOS管MN17的漏极连接；第十三NMOS管MN17的栅极为复位端(即RESET)，源极与衬底连接，并接信号地。

[0045] 在本实施例中，设立预备信号端(即READY)，意在READY信号为高电平期间，倍频关系尚未建立，以致无法正确检测时，进行等待，直至READY信号变为低电平后，倍频关系成功建立，才能够输出正确的检测结果。

[0046] 第一限流电阻的一端与直流电源连接，另一端分别与第二NMOS管MN07的漏极及栅极、以及第三NMOS管MN04的栅极连接；第二NMOS管MN07的漏极与衬底连接，源极分别与第五NMOS管MN05的漏极、以及第十NMOS管MN08的漏极连接；第十NMOS管MN08的栅极为复位端(即RESET)，源极与衬底连接，并接信号地。

[0047] 第一NMOS管MN03的栅极为复位端(即RESET)，源极与衬底连接，并与第三NMOS管MN04的漏极连接；第三NMOS管MN04的源极与衬底连接，并与第五NMOS管MN05的漏极连接；第五NMOS管MN05的栅极作为控制端(即CON)，源极与衬底连接，并接信号地。

[0048] 第五PMOS管MP09的漏极与直流电源连接，源极与衬底连接，并与第六NMOS管MN10的漏极连接；第六NMOS管MN10的漏极与衬底连接，源极与第十一NMOS管MN11的漏极连接；第十一NMOS管MN11的栅极为复位端(即RESET)，源极与衬底连接，并接信号地。

[0049] 进一步地，在上述实施例中，低通滤波器13包括第一滤波电容C18、第二滤波电容C19、第一滤波电阻R20、以及第二滤波电阻R21。其中，第一滤波电容C18、第一滤波电阻R20、以及第二滤波电阻R21顺次串接，第一滤波电容C18远离第一滤波电阻R20的一端与直流电源连接，第二滤波电阻R21远离第一滤波电阻R20的一端作为低通滤波器13的信号输入端，与电荷泵12的输出信号CPOUT连接；第二滤波电容C19的一端与直流电源连接，另一端与第一滤波电阻R20及第二滤波电阻R21的公共端连接，并作为低通滤波器13的输出信号VOL。

[0050] 进一步地，在上述实施例中，压控振荡器14包括第一PMOS管MP07、第二PMOS管MP08、第三PMOS管MP03、第四PMOS管MP04、第五PMOS管MP05、第六PMOS管MP06、第一NMOS管MN01、第二NMOS管MN02、第三NMOS管MN03、第四NMOS管MN06、第五NMOS管MN18、第六NMOS管MN19、第七NMOS管MN20、第八NMOS管MN21、第九NMOS管MN22、以及第十NMOS管MN23。

[0051] 具体地，第一PMOS管MP07的漏极与直流电源连接，栅极为复位端(即RESET)，源极与衬底连接，并作为低通滤波器13的输出信号VOL的输入端，分别与第二PMOS管MP08的栅极、第三PMOS管MP03的栅极、第四PMOS管MP04的栅极、第五PMOS管MP05的栅极、以及第六PMOS管MP06的栅极连接；第二PMOS管MP08的漏极与直流电源连接，源极与衬底连接，并分别与第一NMOS管MN01的漏极、以及第五NMOS管MN18的栅极连接，同时作为压控振荡器14的输出信号FREQUENCY，源极与第六NMOS管MN19的漏极连接；第一NMOS管MN01的漏极与衬底连接，栅极分别与第二NMOS管MN02的漏极、以及第三PMOS管MP03的源极连接，源极与第六NMOS管MN19的漏极连接；第六NMOS管MN19的栅极为复位端(即RESET)，源极与衬底连接，并接信号地。

[0052] 第三PMOS管MP03的漏极与直流电源连接，源极与衬底连接；第二NMOS管MN02的漏极与衬底连接，栅极分别与第三NMOS管MN03的漏极、以及第四PMOS管MP04的源极连接，漏极与衬底连接，源极与第七NMOS管MN20的漏极连接；第七NMOS管MN20的栅极为复位端(即RESET)，源极与衬底连接，并接信号地。

[0053] 第四PMOS管MP04的漏极与直流电源连接，源极与衬底连接；第三NMOS管MN03的漏极与衬底连接，栅极分别与第四NMOS管MN06的漏极、以及第五PMOS管MP05的源极连接，源极与第八NMOS管MN21的漏极连接；第八NMOS管MN21的栅极为复位端(即RESET)，源极与衬底连接，并接信号地。

[0054] 第五PMOS管MP05的漏极与直流电源连接，源极与衬底连接；第四NMOS管MN06的漏极与衬底连接，栅极分别与第五NMOS管MN18的漏极、以及第六PMOS管MP06的源极连接，源极与第九NMOS管MN22的漏极连接；第九NMOS管MN22的栅极为复位端(即RESET)，源极与衬底连接，并接信号地。

[0055] 第六PMOS管MP06的漏极与直流电源连接，源极与衬底连接；第五NMOS管MN18的漏极与衬底连接，源极与第十NMOS管MN23的漏极连接；第十NMOS管MN23的栅极为复位端(即RESET)，源极与衬底连接，并接信号地。

[0056] 在本实施例中，倍频单元1的基本工作原理为：被待检测占空比信号FIN送入由Dn触发器和一些逻辑门组成的鉴相/鉴频器11，与压控振荡器14产生频率信号的2 分频(例如，128分频)进行比较，鉴相/鉴频器11产生的第一开关信号S1及第二开关信号S2作为电荷泵12的控制开关；如果被待检测占空比信号FIN的输入频率/相位超前，则第二开关信号S2打开，电荷泵12给第一滤波电容C18放电，使压控振荡器14的控制电压VOL下降，使压控振荡器14产生的频率升高；如果被待检测占空比信号FIN的输入频率/相位落后，则第一开关信号S1打开，电荷泵12给第一滤波电容C18充电，使压控振荡器14的控制电压VOL的点电压升高，以降低压控振荡器14产生的频率；通过不断的调整，使压控振荡器14产生n
的频率信号FREQUENCY的2 分频(例如，128分频)分频正好和被待检测占空比信号FIN的频率相同，从而实现频率的倍增。

[0057] 在传统的锁相环结构中，电荷泵12的充放电电流和环路滤波器中第一滤波电容C18的大小可以决定锁相环锁定的时间。如果第一滤波电容C18的电容值一定，增大电荷泵12的充放电电流就可以加快锁相环的锁定速度。但是，一味的增大电荷泵12的充放电电流，会引起第一滤波电容C18上的电压变化过快，造成过补偿，从而导致锁相环的输出频率忽高忽低，无法锁定。因此，本实施例采用可调整电流式的电荷泵12结构，该结构在锁相环刚工作，且被待检测占空比信号FIN的输入频率和反馈频率FD之间相差比较大时，采用较大的放电电流，使压控振荡器14产生的频率迅速接近输入频率；在两个频率相差不大时，电荷泵12使用较小的放电电流，使锁相环能够实现对输入频率的精确锁定。

[0058] 在电荷泵的电路原理图中，由第二开关信号S2控制的放电由两部分组成，其中第一部分电流可以通过信号READY控制，READY信号先是一个高电平，此时的放电电流为两部分电流的相加值，锁相环的输出频率迅速接近输入频率；当锁相环工作一定时间后，READY信号变为低电平，放电电流减小为第一部分电流，此时第二开关信号S2每次打开时，相应电容上的电压变化都很小，使得锁相环频率调整的精度提高，从而精确的锁定输入频率。另外，READY信号高电平的长短，可以根据输入的频率变化，以适应锁相环锁定时间随锁定频率变化的要求。

[0059] 在传统的电荷泵锁相环中，滤波器仅由一个第一滤波电容C18来实现。如果设输入信号A的周期为TIN，反馈信号为B，输出电压为VOUT，电荷泵12对第一滤波电容C18的充放电电流为±IP，开始的相位差为零，在t＝0时，B的相位阶跃了Φ0，也就是ΔΦ＝Φ0u(t)；结果第一开关信号S1及第二开关信号S2连续产生宽度为Φ0TIN/(2π)秒的脉冲，每个周期使输出电压增加(IP/CP)Φ0TIN/(2π)，用斜坡近似，则VOUT表现出的斜率为(IP/CP)Φ0/(2π)，即 因此冲激响应为： 产生的传输函数为： 给加入VCO的系统构造线性模型，其开环传输函数为：
如果用H(s)表示其闭环传输函数，则
因为这个闭环系统包含两个虚数极点 所以是不稳定的。为了使系统稳
定，本发明中在环路增益中引入一个零点，具体实施为在环路滤波电容上串联电阻RP，这样就可以使得在增益交点处的相位偏移小于180°。此时锁相环的开环传输函数等于：

[0060] 因此其闭环传输函数变为：

[0061]

[0062] 在图4a和图4b中，图4a和图4b分别是增加电阻RP之前和之后的频率特性曲线，可见图4b中增益交点处对应的相位偏移变为90°，从而改善了电路的稳定性。此外，因为电荷泵驱动的是第一滤波电阻R20、第二滤波电阻R21、以及第一滤波电容C18的串联组合，所以每次向环路滤波器注入电流时，控制电压都会经历一个大的跳动，这个跳动严重影响压控振荡器14的输出频率，为缓解这个问题，本实施例中引入第二滤波电容C19，并与第一滤波电阻R20、第二滤波电阻R21、以及第一滤波电容C18组合并联，以抑制电压的跳动。

[0063] 进一步地，在上述实施例中，占空比检测单元3包括第一与非门X17、第一非门X18、第一D触发器X16、第二D触发器X15、第三D触发器X14、第四D触发器X13、第五D触发器X12、第六D触发器X11、第七D触发器X10、第一或非门X19、第二或非门X20、第三或非门X21、第一异或门X22、第二与非门X23、第三与非门X24、第二非门X25、第三非门X26、第八D触发器X57、第九D触发器X58、第十D触发器X45、第十一D触发器X46、第十二D触发器X47、第十三D触发器X40、第四或非门X27。

[0064] 具体地，第一与非门X17的第一输入端为READYN信号输入端，第二输入端为FIN信号输入端，输出端与第一非门X18的输入端连接；第一非门X18的输出端分别与第一D触发器X16的复位端、第二D触发器X15的置位端、第三D触发器X14的复位端、第四D触发器X13的复位端、第五D触发器X12的置位端、第六D触发器X11的置位端、以及第七D触发器X10的复位端连接；第一D触发器X16的CP端作为时钟信号(即CLOCK信号)的输入端，D端与QN端连接，QN端同时分别与第一或非门X19的第一输入端、以及第二D触发器X15的CP端连接；第二D触发器X15的D端与QN端连接，QN端同时分别与第一或非门X19的第二输入端、以及第三D触发器X14的CP端连接；第三D触发器X14的D端与QN端连接，QN端同时与第一或非门X19的第三输入端、以及第四D触发器X13的CP端连接；第四D触发器X13的D端与QN段连接，QN端同时与第二或非门X20的第一输入端、以及第五D触发器X12的CP端连接；第五D触发器X12的D端与QN端连接，QN端同时与第二或非门X20的第二输入端、以及第六D触发器X11的CP端连接；第六D触发器X11的D端与QN端连接，QN端同时与第二或非门X20的第三输入端、以及第七D触发器X10的CP端连接；第七D触发器X10的D端与QN端连接，QN端同时与第三或非门X21的第三输入端连接；第一或非门X19的输出端与第三或非门X21的第一输入端连接，第二或非门X20的输出端与第三或非门X21的输出端连接；第三或非门X21的输出端输出DUTY信号，并作为第三非门X26的输入信号，与第三非门X26的输入端连接。

[0065] 第三非门X26的输出端与第八D触发器X57的CP端连接；第八D触发器X57的D端与直流电源连接，复位端与第二非门X25的输出端连接，Q端与第九D触发器X58的D端连接；第九D触发器X58的CP端与第四或非门X27的输出端连接，复位端READYN信号输入端，Q端输出DUTY_REG信号。

[0066] 第十三D触发器X40的D端为FIN信号输入端，CP端为时钟信号(即CLOCK信号)输入端，复位端为READYN信号输入端，Q端与第一异或门X22的第二输入端连接；第一异或门X22的第一输入端为FIN信号输入端，输出端与第二与非门X23的第二输入端连接；第二与非门X23的第一输入端为FIN信号输入端，输出端与第三与非门X24的第二输入端连接；第三与非门X24的第一输入端为READYN信号输入端，输出端与第二非门X25的输入端连接。

[0067] 第十D触发器X45的CP端为FIN信号输入端，复位端作为READYN新华输入端，同时分别与第十一D触发器X46的复位端、以及第十二D触发器X47的复位端连接，D端与QN端连接，QN端同时分别与第四或非门X27的第二输入端、以及第十一D触发器X46的CP端连接；第十一D触发器X46的D端与QN端连接，QN端同时分别与第四或非门X27的第三输入端、以及第十二D触发器X47的CP端连接；第十二D触发器X47的D端与QN端连接，QN端同时与第四或非门X27的第四输入端连接；第四或非门X27的第一输入端为FIN信号输入端。

[0068] 在占空比检测单元3中，以60％占空比进行检测，其中，第七D触发器X10、第四D触发器X13、第三D触发器X14、以及第一D触发器X16均为带复位端的D触发器，第六D触发器X11、第五D触发器X12、以及第二D触发器X15均为带置位端的D触发器，因此，占空比检测单元3的初始值为1001101(对应128的二进制数的60％)。当READYN信号(为前述锁相环电路中READY信号的非)为低电平时，占空比检测单元3不检测；当READYN信号变为高电平时，占空比检测单元3开始检测FIN信号的占空比；在本实施例中，如果FIN信号的占空比超过60％，则DUTY信号会输出一个脉冲信号，如果FIN信号占空比始终在60％以下，DUTY信号为一高电平。

[0069] 在本实施例中使用的倍频单元1，其目的是通过被待检测占空比信号本身产生用来进行检测的高频时钟，在本实施例中使用的是电荷泵锁相环倍频至128倍，但不限于此。如使用其它结构的锁相环电路或倍频的倍数变化等。

[0070] 实施例二

[0071] 与上述实施例不同的是，在本实施例中，如图1b所示，占空比检测电路还包括防抖控制单元4。

[0072] 其中，防抖控制单元4的时钟输入端与倍频单元1的第二时钟输出端连接，防抖信号输入端与占空比检测单元3的待检测占空比信号输出端连接，防抖信号输出端与输出锁存器2的锁存信号输入端连接。

[0073] 在实施例一和实施例二中，第八D触发器X57、以及第九D触发器X58可以构成两级输出锁存器；其中，第一级寄存器在被待检测占空比信号FIN的每个时钟周期开始前都会复位，而它的时钟信号即为占空比检测单元3的输出信号，如果检测到的占空比超过预定值时，该信号动作(由0变为1)，将1写入第一级寄存器；如果占空比信号小于预定值，第一级寄存器的结果始终为0；因此第一级寄存器的值可以反映FIN每个周期占空比变化的情况。第二级寄存器的时钟加入了防抖控制，可以防止在使用中由于FIN信号的意外波动而导3
致输出结果发生的变化。在本实施例中采用的是FIN信号每8(2)个周期将第一级寄存器的结果写入到第二级寄存器一次，这样如果被待检测占空比信号FIN在这段时间内发生的变化且变化持续的时间短于防抖控制的时间，其变化的结果将不会影响实际输出的检测结果。在需要精确待检测占空比信号占空比变化的应用中，可以缩短防抖控制的时间或者直接使用第一级寄存器的每个周期占空比变化的检测结果。

[0074] 在本实施例中，不需外加同步时钟，即可检测输入信号占空比的变化，并根据预设的占空比值，得出检测结构，具有检测精度高，检测频率范围宽，以及检测速度快的优势。

[0075] 在本实施例中，对于检测结果锁存使用的是输入信号每8(23)个周期锁存一次，但不限于此。例如，可以通过改变防抖控制单元4中分频触发器的级数延长或缩短防抖时间控制，甚至可以不加防抖控制直接使用第一级寄存器的值。

[0076] 实施例三

[0077] 与上述实施例不同的是，在本实施例中，如图1c所示，在占空比检测电路中，占空比检测单元3包括具有相同结构的多个占空比检测子单元。在图1c中，占空比子单元的个数为自然数n，其中，第1占空比检测子单元标记为31，第2占空比检测子单元标记为32，第n占空比检测子单元标记为3n。

[0078] 在上述多个占空比检测子单元中，每个占空比检测子单元的待检测占空比信号输入端与倍频单元1的待检测占空比信号输入端连接，时钟信号输入端与倍频单元1的第一时钟信号输出端连接，待检测占空比信号输出端与输出锁存器2的锁存信号输入端或防抖控制单元4的防抖信号输入端连接。

[0079] 进一步地，在上述实施例中，每个占空比检测子单元的结构与实施例一中占空比检测单元3的结构相同，可参见实施一对占空比检测单元3的相关说明，在此不再赘述。

[0080] 另外，在上述实施例中，检测占空比的值是60％，但不限于此。例如，可以通过改变占空比检测单元3的初始值，设置任意设定占空比检测的值，也可以同时使用多组该占空比检测子单元，检测多个占空比的值，并将多个检测结果进行组合使用。

[0081] 对于上述实施例中电路结构以及附图中所涉及到的晶体管、电阻电容等电路元件取值的说明是为了使本发明更容易理解，并非是对本发明的限定。在不脱离本发明宗旨下可以进行变更、改良，当然本发明也包括其等价物。

[0082] 在上述各实施例中，可以将被检测频率倍频至输入频率的2n(如128)倍，使用产生的倍频信号作为主时钟对输入信号进行检测，因此电路检测占空比的精度与输入信号的频率无关，可以达到±0.78％以内。并且，为加快检测速度，占空比检测电路采用了电流可调式的鉴相/鉴频器11，可以使占空比检测电路在检测频率范围内最快达到倍频值。

[0083] 占空比检测单元3是一个由带复位和置位端的D触发器组成的7位减法计数器，计数器的时钟使用倍频模块产生的倍频信号，被待检测占空比信号的低电平期间该计数器n的所有触发器被初始化，初始值为要检测的占空比乘以2(如128)的二进制数，高电平期间计数器开始计数；当高电平的宽度超过要检测的占空比时，计数器溢出的DUTY信号为0；
否则DUTY信号为1。

[0084] 为避免因输入信号偶然间的占空比变化而导致的输出值变化，电路内部设有防抖n电路，可以根据需要设置输入信号周期的2 倍(例如8倍)作为防抖寄存器(输出寄存器的第二级寄存器)的写入时钟，在此时间段内的输入信号占空比变化不影响输出值。

[0085] 综上所述，本发明各实施例的占空比检测电路，由于包括倍频单元、占空比检测单元与输出锁存器，其中：倍频单元的待检测占空比信号输入端与占空比检测单元的待检测占空比信号输入端连接，第一时钟输出端与占空比检测单元的时钟信号输入端连接，第二时钟信号输出端与输出锁存器的时钟信号输入端连接；占空比检测单元的待检测占空比信号输出端与输出锁存器的锁存信号输入端连接，输出锁存器的锁存信号输出端用于输出锁存结果；通过先进的CMOS加工工艺，片内集成多个功能单元，可以在不外增同步时钟的情况下，通过设定内部占空比检测模块的值来检测一个或多个占空比值，检测输入信号占空比的变化，并根据设定的占空比值给出检测结果，进而判别具体的占空比来实现状态控制，可以作为独立的电路或其它电路的功能单元来使用；从而可以克服现有技术中检测精度低、频率范围窄和成本高的缺陷，以实现检测精度高、频率范围宽和成本低的优点。

[0086] 最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。