使用下拉到调压的源极电压以移除系统噪声的非易失性存储器中的感测

摘要

下拉电路在诸如编程期间进行的验证操作的感测操作期间在非易失性存储器件中将位线电压拉至调压的源极电压。存储器件可包括NAND串和公共源极线，NAND串具有相关联的位线和感测组件。当NAND串的所选存储元件已经被编程为其预期状态时，位线在后续验证操作期间锁定，后续验证操作对于其他还未被锁定的NAND串进行。下拉设备耦接到每个位线并耦接到公共源极线，其电压被调节为正DC电平，以防止从被锁定的位线到还未锁定的位线的系统功率总线(Vss)噪声的耦合。

权利要求

1.一种非易失性存储系统，包括：

非易失性存储元件的集合(812)；

感测组件(800)，其与所述非易失性存储元件的集合的感测节点(814)相关；

源极(801)，其与所述非易失性存储元件的集合相关；

调压器(827)，用于调压所述源极的电压电平；以及下拉电路(823)，用于将所述感测节点拉至所述源极。

2.如权利要求1所述的非易失性存储系统，其中：所述非易失性存储元件的集合被提供在NAND串中，以及所述感测组件在感测操作期间选择性地耦接到所述NAND串。

3.如权利要求1或2所述的非易失性存储系统，还包括：晶体管(817)，其响应于所述感测组件确定所述非易失性存储元件的至少一个已经被编程到预期状态而被设置在导电状态，所述感测节点经由所述晶体管被拉至所述源极。

4.如权利要求1或2所述的非易失性存储系统，其中：在确定所述非易失性存储元件的至少一个已经被编程到预期状态之后，所述感测组件被锁定不能感测。

5.如权利要求1或2所述的非易失性存储系统，其中：所述源极的电压电平被调压到正DC电平。

6.如权利要求1或2所述的非易失性存储系统，其中：所述调压器包括耦接到所述源极的反馈路径(828)。

7.如权利要求1或2所述的非易失性存储系统，其中：所述调压器与所述非易失性存储系统的电源分离。

8.如权利要求1或2所述的非易失性存储系统，其中：所述非易失性存储元件的集合被提供在NAND串集合中的特定NAND串中，所述NAND串集合包括其他NAND串，所述其他NAND串具有相关的感测节点；以及在感测操作期间，所述相关的感测节点中的至少一个不被拉至所述源极。

9.如权利要求1或2所述的非易失性存储系统，还包括：至少一个控制电路，用于在感测操作期间控制所述下拉电路将所述感测节点拉至所述源极。

10.如权利要求9所述的非易失性存储系统，其中：所述感测操作包括作为编程操作的一部分的验证操作。

11.一种用于操作非易失性存储系统的方法，包括：将编程电压施加到所述非易失性存储系统中的所选字线，所述非易失性存储系统包括NAND串的集合(812)，所述NAND串具有相关的感测节点(814)，所述NAND串的集合与源极(801)相关；以及在施加所述编程电压之后，将验证电压施加到所选字线，同时调节所述源极的电压电平，并将所述感测节点的至少一个的电压拉至所述源极。

12.如权利要求11所述的方法，其中：所述源极的电压电平被调压到正DC电平。

13.如权利要求11或12所述的方法，其中：所述调节包括使用耦接到所述源极的反馈路径(828)来控制所述电压电平。

14.如权利要求11或12所述的方法，其中：所述源极的电压电平基于所述非易失性存储系统的电源电压，但与所述电源电压相分离地被调节。

15.如权利要求11或12所述的方法，其中：在施加所述验证电压时，所述感测节点中的至少另一个不被拉至所述源极。

说明书

使用下拉到调压的源极电压以移除系统噪声的非易失性存

储器中的感测

[0001] 相关申请的交叉引用

[0002] 这是通过引用被合并于此的2007年6月29日提交的题为“Method For Sensing Negative Threshold Voltages In Non-Volatile Storage Using Current Sensing”的美国专利申请号11/771982(档案号SAND-1233us1)的部分后续(CIP)申请。美国专利申请号11/771982又要求美国临时申请号60/910397(档案号SAND-1233us0)、美国临时申请号60/910400(档案号SAND-1241us0)和美国临时申请号60/910404(档案号SAND-1243us0)的权益，其每个提交于2007年4月5日。以上参考的每个专利申请通过引用被合并于此。

技术领域

[0003] 本发明涉及非易失性存储器。

背景技术

[0004] 半导体存储器用在各种电子设备中已经变得日益普遍。例如，非易失性半导体存储器被用在蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中。电可擦除可编程只读存储器(EEPROM)和闪存是最受欢迎的非易失性半导体存储器中的。与传统的全特征的EEPROM相比，利用闪存(也是一种EEPROM)，可以在一个步骤中擦除整个存储器阵列或一部分存储器的内容。

[0005] 传统EEPROM和闪存两者使用位于半导体衬底中的沟道区之上并与之隔离的浮置栅极(floating gate)。该浮置栅极位于源极区和漏极区之间。在浮置栅极之上并与之隔离地提供控制栅极。由此形成的晶体管的阈值电压(VTH)由保持在浮置栅极上的电荷量控制。即，在晶体管导通前必需施加到控制栅极以允许其源极和漏极之间导电的电压的最小量由浮置栅极上的电荷水平控制。

[0006] 一些EEPROM和闪存器件具有用于存储两个范围的电荷的浮置栅极，因而，可以在两个状态、例如已擦除状态和已编程状态之间编程/擦除存储器元件。这样的闪存器件有时被称为二进制闪存器件，因为每个存储器元件可以存储一位数据。

[0007] 通过识别多个不同的允许/有效的被编程阈值电压范围实现多状态(也称为多级)闪存器件。每个不同的阈值电压范围对应于被编码到存储器器件中的数据位的集合的预定值。例如，当存储器元件可以被置于与四个不同的阈值电压范围对应的四个离散电荷带之一时，每个存储器元件可以存储两位数据。

[0008] 通常，在编程操作期间施加到控制栅极的编程电压VPGM被施加为一系列脉冲，其幅度随时间增加。在一种可能的方法中，脉冲的幅度随着每个连续脉冲增加预定步长大小，例如0.2-0.4V。VPGM可以被施加到闪存元件的控制栅极。在编程脉冲之间的时段中，执行验证操作。即，在连续编程脉冲之间读取被并行编程的一组元件中每个元件的编程电平，以确定它是否等于或大于该元件正被编程到的验证电平。对于多状态闪存元件的阵列，可以对元件的每个状态执行验证步骤，以确定该元件是否已达到其数据相关的验证电平。例如，能够以四个状态存储数据的多状态存储器元件可能需要对三个比较点执行验证操作。

[0009] 此外，当对诸如以NAND串的NAND闪存器件的EEPROM或闪存器件编程时，通常VPGM被施加到控制栅极，并且位线接地，致使来自单元或者存储器元件、例如存储元件的沟道的电子被注入到浮置栅极中。当电子在浮置栅极中积累时，浮置栅极变为充负电，并且存储器元件的阈值电压升高，从而存储器元件被认为处于已编程状态中。关于这样的编程的更多信息可以在题为“Source Side Self Boosting Technique For Non-Volatile Memory”的美国专利6,859,397以及2005年2月3日公开的题为“Detecting Over Programmed Memory”的美国专利申请公开2005/0024939中找到，两者都通过引用全文被合并于此。

[0010] 在感测操作期间，确定存储元件的编程状态。例如，在NAND闪存器件中，可以使用经由位线耦接到NAND串的感测模块来确定一个或多个存储元件的状态。但是，感测过程经受各种错误源。需要降低感测不准确度并由此允许更紧密的阈值分布的技术。

发明内容

[0011] 本发明涉及通过降低存储器器件中噪声的影响而以增加的准确度来感测非易失性存储元件。在具体实现方式中，本发明将被锁定(locked out)不能感测的感测模块/位线的感测节点下拉到调压的源极电压，而其他感测模块继续执行感测，以减少功率总线噪声的位线与位线耦合。

[0012] 在一个实施例中，非易失性存储系统包括：非易失性存储元件的集合；感测组件，其与所述非易失性存储元件的集合的感测节点相关；源极，其与所述非易失性存储元件的集合相关；调压器，用于调节所述源极的电压电平；以及下拉电路，用于将所述感测节点拉至所述源极。例如，所述非易失性存储元件的集合可以被提供在NAND串中。源极的电压电平被调节到正DC电平。此外，调压器包括耦接到源极的反馈路径，并且调压器与非易失性存储系统的电源分离。

[0013] 在另一实施例中，非易失性存储系统包括：多个NAND串，其中NAND串包括非易失性存储元件、与NAND串的感测节点相关的感测组件，与NAND串相关的公共源极、用于调节公共源极的电压电平的调压器、以及用于选择性地将感测节点拉至公共源极的下拉电路。

[0014] 在另一实施例中，操作非易失性存储系统的方法包括：将编程电压施加到非易失性存储系统中的所选字线，其中该非易失性存储系统包括NAND串的集合，NAND串具有相关的感测节点，并且NAND串的集合与源极相关。该方法还包括：在施加编程电压之后，将验证电压施加到所选字线，同时调节源极的电压电平，并将感测节点中的至少一个的电压拉至源极。

[0015] 可以提供用于操作存储器器件的相应方法、存储器器件装置和提供被执行来进行这样的方法的代码的计算机或处理器可读存储介质。

附图说明

[0016] 图1是NAND串的顶视图。

[0017] 图2是图1的NAND串的等效电路图。

[0018] 图3是NAND闪存元件的阵列的框图。

[0019] 图4描绘了在衬底上形成的NAND串的截面图。

[0020] 图5a-d描绘了非易失性存储元件的编程。

[0021] 图6a描绘了NAND串和用于感测的组件的配置。

[0022] 图6b描绘了与图6a相关的波形。

[0023] 图6c描绘了与图6a和图6b相关的感测过程。

[0024] 图6d描绘了基于电压的改变的电流感测。

[0025] 图7a描绘了在感测操作期间由于地面反跳(ground bounce)而引起的电流和电压随时间的变化。

[0026] 图7b描绘了在感测操作期间随着源极电压被调节到固定的正DC电平的降低的电流和电压变化。

[0027] 图7c描绘了NAND串和用于感测的组件的另一配置。

[0028] 图7d描绘了与图7a-7c相关的感测过程。

[0029] 图8a描绘了NAND串和包括电流放电路径的组件的配置。

[0030] 图8b描绘了NAND串和其中锁定的位线被下拉到调节的源极电压的组件的配置。

[0031] 图8c描绘了与图8a相关的波形。

[0032] 图8d描绘了与图8a-8c相关的感测过程。

[0033] 图9a描绘了NAND串和用于温度补偿感测的组件的配置。

[0034] 图9b例示了阈值电压随温度的改变。

[0035] 图9c例示了VBLC和VBL随温度的改变。

[0036] 图9d描绘了与图9a-c相关的波形。

[0037] 图9e描绘了与图9a-9d相关的感测过程。

[0038] 图9f描绘了擦除-验证过程。

[0039] 图10a例示了VSOURCE随温度的改变。

[0040] 图10b描绘了包括NAND串的不同集合的存储元件阵列的例子。

[0041] 图11是使用单行/列解码器和读/写电路的非易失性存储器系统的框图。

[0042] 图12是使用双行/列解码器和读/写电路的非易失性存储器系统的框图。

[0043] 图13是描绘感测块的一个实施例的框图。

[0044] 图14描绘了将存储器阵列组织为用于奇偶和全位线存储器构造的块的例子。

[0045] 图15描绘了利用单遍(pass)编程的阈值电压分布的示例集合。

[0046] 图16描绘了利用多遍编程的阈值电压分布的示例集合。

[0047] 图17a-c示出了各种阈值电压分布并描述了用于对非易失性存储器编程的过程。

[0048] 图18是描述用于对非易失性存储器编程的过程的一个实施例的流程图。

[0049] 图19描绘了在编程期间被施加到非易失性存储元件的控制栅极的示例脉冲串。

具体实施方式

[0050] 本发明涉及降低减少存储器器件中噪声的影响而以增加的准确度来感测非易失性存储元件。在具体实现方式中，本发明将被锁定不能感测的感测模块/位线的感测节点下拉到调压的(regulated)的源极电压，而其他感测模块继续执行感测，以降低功率总线噪声的位线与位线耦合。

[0051] 适合于实现本发明的存储器系统的一个例子使用NAND闪存结构，其包括在两个选择栅极之间串联布置多个晶体管。串联的晶体管和选择栅极被称为NAND串。图1是示出一个NAND串的顶视图。图2是其等效电路。图1和图2描绘的NAND串包括串联并夹在第一选择栅极120和第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120选通(gate)NAND串与位线126的连接。选择栅极122选通NAND串与源极线128的连接。通过将合适的电压施加到控制栅极120CG来控制选择栅极120。通过将合适的电压施加到控制栅极122CG来控制选择栅极122。每个晶体管100、102、104和106具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极100FG。晶体管102包括控制栅极102CG和浮置栅极102FG。晶体管104包括控制栅极104CG和浮置栅极104FG。晶体管106包括控制栅极106CG和浮置栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，控制栅极106CG连接到字线WL0。
控制栅极还可以被提供为字线的部分。在一个实施例中，晶体管100、102、104和106每个是存储元件，也被称为存储器单元。在其他实施例中，存储元件可以包括多个晶体管，或者可以不同于图1和图2所描绘的。选择栅极120连接到选择线SGD(漏极选择栅极)。选择栅极122连接到选择线SGS(源极选择栅极)。

[0052] 图3是描绘三个NAND串的电路图。使用NAND结构的闪存系统的通常构造将包括几个NAND串。例如，示出了在具有许多NAND串的存储器阵列中的三个NAND串320、340和360。每个NAND串包括两个选择栅极和四个存储元件。尽管为了简化例示了四个存储元件，但如今的NAND串可具有多达例如32或64个存储元件。

[0053] 例如，NAND串320包括选择栅极322和327以及存储元件323-326，NAND串340包括选择栅极342和347以及存储元件343-346，NAND串360包括选择栅极362和367以及存储元件363-366。每个NAND串通过其选择栅极(例如，选择栅极327、347或367)连接到源极线。选择线SGS用来控制源极侧选择栅极。各个NAND串320、340和360通过选择栅极322、342、362等中的选择晶体管连接到各个位线321、341和361。这些选择晶体管由漏极选择线SGD控制。在其他实施例中，选择线不需要在NAND串间共用；即，可以为不同的NAND串提供不同的选择线。字线WL3连接到存储元件323、343和363的控制栅极。字线WL2连接到存储元件324、344和364的控制栅极。字线WL1连接到存储元件325、345和365的控制栅极。字线WL0连接到存储元件326、346和366的控制栅极。如可见那样，每条位线和各自的NAND串包括存储元件的阵列或集合的列。字线(WL3、WL2、WL1、WL0)包括阵列或集合的行。每个字线连接行中每个存储元件的控制栅极。或者，可由字线本身提供控制栅极。例如，字线WL2提供用于存储元件324、344和364的控制栅极。实践中，字线上可以有数千个存储元件。

[0054] 每个存储元件可以存储数据。例如，当存储一位数字数据时，存储元件的可能的阈值电压(VTH)的范围被划分为两个范围，它们被分配了逻辑数据“1”和“0”。在NAND型闪存的一个例子中，VTH在存储元件被擦除后为负，并且被定义为逻辑“1”。编程操作后的VTH为正，并且被定义为逻辑“0”。当VTH为负并试图读取时，存储元件将导通以表示正存储逻辑“1”。当VTH为正并试图读取操作时，存储元件将不导通，这表示存储了逻辑“0”。存储元件还可以存储多级信息，例如，多位数字数据。在此情况下，VTH值的范围被划分为数据级的数量。例如，如果存储四级信息，则将存在被分配给数据值“11”、“10”、“01”和“00”的四个VTH范围。在NAND型存储器的一个例子中，擦除操作后的VTH为负并被定义为“11”。正的VTH值用于“10”、“01”和“00”的状态。被编程到存储元件中的数据和元件的阈值电压范围之间的具体关系取决于存储元件采用的数据编码方案。例如，美国专利号6,222,762和美国专利申请公开2004/0255090描述了用于多状态闪存元件的各种数据编码方案，两者通过引用全文被合并于此。

[0055] NAND型闪存及其操作的相关例子在美国专利号5,386,422、5,570,315、5,774,397、6,046,935、6,456,528和6,522,580中提供，它们每个通过引用被合并于此。

[0056] 当对闪存元件编程时，编程电压被施加到存储元件的控制栅极，并且与存储元件相关的位线接地。来自沟道的电子被注入到浮置栅极中。当电子在浮置栅极中积累时，浮置栅极变为充负电，并且存储器元件的VTH升高。为将编程电压施加到被编程的存储元件的控制栅极，该编程电压被施加到合适的字线上。如上所述，每个NAND串中的一个存储元件共享相同的字线。例如，当对图3的存储元件324编程时，编程电压也被施加到存储元件344和364的控制栅极。

[0057] 图4描绘了在衬底上形成的NAND串的截面图。该视图被简化且未按比例。NAND串400包括在衬底490上形成的源极侧选择栅极406、漏极侧选择栅极424和八个存储元件408、410、412、414、416、418、420和422。在每个存储元件和选择栅极406和424的任一侧上提供多个源极/漏极区，该源极/漏极区一个例子是源极/漏极区430。在一种方法中，衬底490采用三阱(triple-well)技术，其包括在n阱区494内的p阱区492，n阱区494又在p型衬底区496内。可以至少部分地在p阱区上形成NAND串及其非易失性存储元件。
除了具有电势VBL的位线426之外，还提供具有电势VSOURCE的电源线404。在一种可能的方法中，电压可以经由端子402施加到p阱区492。电压还可以经由端子403施加到n阱区
494。

[0058] 在包括擦除-验证操作的读取或验证操作期间，在与所选存储元件相关的所选字线上提供VCGR，其中在该擦除-验证操作中，确认存储元件的情况，如其阈值电压。另外，回想到可以将存储元件的控制栅极提供为字线的一部分。例如，WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7可以分别经由存储元件408、410、412、414、416、418、420和422的控制栅极而延伸。在一个可能的升压方案中，读取通过(pass)电压VREAD可以施加到与NAND串400相关的未选字线。其他升压方案将VREAD施加到一些字线，并将更低的电压施加到其他字线。VSGS和VSGD分别施加到选择栅极406和424。

[0059] 图5a-d描绘了非易失性存储元件的编程。在一个可能的编程技术中，分别如图5a、图5b和图5c所示，在三个步骤中对较低页、中间页和较高页编程。当在擦除操作之后对较低页数据编程时，提供两个VTH分布510和512。最低分布510代表已擦除状态，并具有负的VTH。接着，从图5a的第一VTH分布510分别获得图5b的第一和第二VTH分布520和
522，并且从图5a的第二VTH分布512分别获得图5b的第三和第四VTH分布524和526。从图5b的第一VTH分布520获得分别代表最终擦除状态E和第一编程状态A的图5c的第一和第二VTH分布。从图5b的第二VTH分布522获得分别代表第二和第三编程状态B和C的图5c的第三和第四VTH分布。从图5b的第三VTH分布524获得分别代表第四和第五编程状态D和E的图5c的第五和第六VTH分布。从图5b的第四VTH分布526获得分别代表第六和第七编程状态F和G的图5c的第七和第八VTH分布。另外，码字111、011、001、101、100、
000、010和110可以分别与状态E、A、B、C、D、E、F和G相关联。

[0060] 状态E和A是负阈值电压状态的例子。取决于实现方式，一个或多个状态可以是负阈值电压状态。

[0061] 图5c还描绘了用于获得所指示的分布的验证电压。具体地，验证电压VVE、VVA、VVB、VVC、VVD、VVE、VVF和VVG分别与分布E、A、B、C、D、E、F和G相关。在编程期间，将要被编程到给定分布的存储元件的阈值电压与相关的验证电压相比较。存储元件经由相关字线接收编程脉冲，直到它们的阈值电压被验证为已经超过相关验证电压。

[0062] 图5d描绘了用于读取存储元件的编程状态的读取电压。一旦存储元件已经被编程，随后就可以使用读取电压VRA、VRB、VRC、VRD、VRE、VRF和VRG来读取它们。将一般与公共字线相关的一个或多个存储元件与每个读取电压相比较，以确定它们的阈值电压是否超过读取电压。然后，可以通过所超过的最高读取电压来确定存储元件的状态。在相邻状态之间提供读取电压。

[0063] 注意，所描绘的编程过程是一种可能的例子，因为其他方法是可能的。

[0064] 负阈值电压的电流感测

[0065] 在非易失性存储器件、包括使用NAND存储器设计的非易失性存储器件中，还没有令人满意的方法可用于在读取或验证操作期间使用电流感测来感测非易失性存储元件的负阈值电压状态。已经使用电压感测，但发现需要长时间来完成。另外，由于位线与位线电容性耦合和其他效应，电压感测已经不适合于全位线感测，在该全位线感测中，同时对一组相邻的存储元件进行感测。一个可能的解决方案涉及在使用电流感测时的感测期间将源极电压和p阱电压调压到某个固定的正DC电平，并经由被感测的存储元件的相关字线将该被感测的存储元件的控制栅极连接到比源极和p阱电压更低的电势。源极电压和p阱电压还能够不同。利用这种将源极和p阱的偏压组合为某个固定电势的方法，能够使用电流感测来感测一个或多个负阈值电压状态。另外，电流感测可与全位线感测兼容，因为它避免了电压感测的许多缺点。

[0066] 图6a描绘了NAND串和用于感测的组件的配置。在简化例子中，NAND串612包括四个存储元件，它们分别与字线WL0、WL1、WL2和WL3通信。实践中，可以使用另外的存储元件和字线。另外，另外的NAND串通常被彼此相邻地布置在非易失性存储元件的块或其他集合中(例如见图14)。存储元件耦接到衬底的p阱区。除了感测组件600之外，还描绘了具有电压VBL的位线610。具体地，BLS(位线感测)晶体管606耦接到位线610。BLS晶体管606是高电压晶体管，并且在感测操作期间响应于控制608而开启(open)。BLC(位线控制)晶体管604是低电压晶体管，其响应于控制608而开启，以允许位线与电流感测模块602通信。在诸如读取或验证操作的感测操作期间，发生预充电操作，在该预充电操作中对电流感测模块602中的电容器充电。BLC晶体管604可以开启以允许预充电。而且，在感测操作期间，对于具有负阈值电压状态的存储元件，正电压被施加到操作中所涉及的一个或多个存储元件的字线。在感测负阈值电压的感测操作中对所选字线使用正电压是有利的，因为无需负电荷泵提供负字线电压。将负电荷泵并入许多非易失性存储系统中将需要相当的处理研究和修改。

[0067] 例如，假设所选字线为WL1。WL1上的电压耦接到字线上的存储元件的控制栅极，作为控制栅极读取电压VCGR。另外，正电压VSOURCE可以施加到NAND串630的源极侧，正电压VP-WELL可以施加到p阱。在一个实现方式中，VSOURCE和VP-WELL大于VCGR。VSOURCE和VP-WELL可以彼此不同，或者它们可耦接到相同的DC电压VDC。另外，VDC＞VCGR。作为例子，VDC可以在大约0.4至1.5V的范围内，例如0.8V。更高的VDC允许感测更负的阈值电压状态。例如，可以分别使用VDC＝1.5V和VDC＝1.0V来感测第一和第二负阈值电压状态VTH1＝-1.0V和VTH2＝-0.5V。VDC可以被设置为使得VDC-VTH＞0V的电平。通常，为了感测负阈值电压，字线和源极电压被设置为使得栅极-源极电压小于零，即VGS＜0V。如果栅极-源极电压大于存储元件的阈值电压，即VGS＞VTH，则所选存储元件导电。为了感测正阈值电压，源极和p阱可以保持在相同的电压，同时调整所选字线电压。

[0068] 在NAND串630的漏极侧，BLS晶体管610导通，例如，使其导电或开启。另外，电压VBLC被施加到BLC晶体管以使得其导电。电流感测模块602中的被预充电的电容器通过位线放电到源极中，使得源极充当电流汇点(sink)。在NAND串的漏极处被预充电的电容器可以被预充电到超过源极电势的电势，从而当所选存储元件处于导电状态时，电流流过所选非易失性存储元件并汇集到源极中。

[0069] 具体地，如果所选存储元件由于施加了VCGR而处于导电状态，则相对高的电流将流动。如果所选存储元件处于不导电状态，则没有或者相对少的电流将流动。电流感测模块602可以感测单元/存储元件电流iCELL。在一个可能的方法中，电流感测模块通过关系ΔV＝i·t/C确定与固定电流流动相联系的电压降，其中ΔV是电压降，i是固定电流，t是预定放电时间段，C是电流感测模块中被预充电的电容器的电容。还参见图6d，其描绘了对于固定电流的不同线路的随时间的电压降。越高的电压降代表越高的电流。在给定放电时段的结尾处，因为i和C是固定的，所以可以确定对于给定电流的ΔV。在一个方法中，使用p-mos晶体管确定相对于分界值的ΔV的水平。在另一可能的方法中，单元电流鉴别器通过确定导电电流是高于还是低于给定分界电流而担当电流水平的鉴别器或比较器。

[0070] 相对而言，电压感测不涉及感测与固定电流相联系的电压降。而是，电压感测涉及确定在电压感测模块中的电容器和位线的电容之间是否出现电荷共享。电流在感测期间不是固定或恒定的。当所选存储元件导电时很少或没有电荷共享发生，在此情况下，电压感测模块中的电容器的电压不会显著下降。当所选存储元件不导电时，发生电荷共享，在此情况下，电压感测模块中的电容器的电压显著下降。

[0071] 由此，电流感测模块602可以通过电流的水平而确定所选存储元件处于导电还是不导电状态。通常，当所选存储元件处于导电状态时，较高的电流将流动，当所选存储元件处于不导电状态时，较低的电流将流动。当所选存储元件分别处于不导电状态或导电状态时，它的阈值电压高于或低于比较电平，比如验证电平(见图5c)或读取电平(见图5d)。

[0072] 图6b描绘了与图6a相关的波形。波形620描绘了VSOURCE和VP-WELL、VBL和VBLC。在感测操作期间，在t1时，VSOURCE和VP-WELL被设置在升高的(elevated)电平。在一个方法中，比如当感测操作涉及负阈值电压时，VSOURCE和VP-WELL超过VCGR。但是，例如，当感测操作涉及正阈值电压时，VSOURCE和VP-WELL无需超过VCGR。在t1和t2之间，VBL随着VSOURCE增加。在t2，预充电的电容器被放电，增加VBL。由此，与所选非易失性存储元件相关的漏极电势(例如VBL)在与所选非易失性存储元件相关的源极电势(例如VSOURCE)之上。VBLC跟随VBL，但由于BLC晶体管的阈值电压而稍微更高。实践中，如果电流在NAND串中流动，则VBL在升高之后将稍微下降(未示出)。例如，当VBLC＝2V且BLC晶体管的阈值电压为1V时，VBL可以升高至1V。在感测时，如果电流流动，则例如VBL可以从1V降至0.9V。波形622描绘了施加到BLS晶体管的电压，指示它在t0和t5之间导电。波形624描绘了作为控制信号的感测信号，其指示在电容器开始在电流感测模块中放电之后的时间t。

[0073] 波形626和628描绘了对于所选位线与固定电流相联系的感测电压。可以在t3时确定电压是否超过分界电平。可以得出结论，当电压降至分界电平之下时(例如，线628)，所选存储元件导电。如果电压未降至分界电平之下(例如，线626)，则所选存储元件不导电。

[0074] 图6c描绘了与图6a和图6b相关的感测过程。提供了感测过程的概况。在该流程图和其他流程图中，所绘步骤不是一定要按离散的步骤和/或按所绘次序进行。诸如读取或验证操作的感测操作在步骤640开始。步骤642包括开启BLS和BLC晶体管以对位线预充电。步骤644包括设置字线电压。步骤646包括设置VSOURCE和VP-WELL。步骤648包括使用电流感测来确定存储元件是导电还是不导电。如果在判定步骤650要执行另一感测操作，则控制流程在步骤640继续。否则，过程在步骤652结束。

[0075] 可以连续执行多个感测操作，例如，对于每个验证或读取电平执行一次。在一个方法中，在每个感测操作中施加相同的源极和p阱电压，但改变所选字线电压。由此，在第一感测操作中，第一电压可以施加到所选存储元件的控制栅极/字线，源极电压施加到源极，并且p阱电压施加到p阱。然后在施加第一电压和源极电压时，使用电流感测来确定该存储元件处于导电状态还是不导电状态。第二感测操作包括将第二电压施加到控制栅极，同时施加相同的源极和p阱电压。然后确定存储元件处于导电状态还是不导电状态。连续的感测操作可以类似地改变所选字线电压，同时使用相同的源极和p阱电压。

[0076] 另外，对于与公共字线和源极相关的多个存储元件，可以同时执行感测。多个存储元件可以在相邻或不相邻的NAND串中。前述的全位线感测涉及相邻NAND串中的存储元件的同时感测。在此情况下，感测包括在同时感测操作中使用电流感测来确定每个非易失性存储元件处于导电还是不导电状态。

[0077] 利用源极和p阱的偏压的电流感测

[0078] 在包括使用NAND存储器设计的非易失性存储器件中，电流感测可以用于在读取或验证操作期间感测非易失性存储元件的阈值电压状态。但是，这样的电流感测导致了源极电压的变化或“反跳(bouncing)”，尤其是在地电压处。反跳的程度取决于经过存储元件的电流的电平。此外，反跳会导致感测错误。控制在感测期间的单元源极反跳的一个方法是使用至少两个选通脉冲(strobe)来感测。这可以最小化单元源极反跳的影响。例如，利用电流感测，可在来自控制的每个选通脉冲处感测所选存储元件的NAND串中的电流。在第一选通脉冲处可能呈现出相对高或者不然为不准确的反跳电流，而到第二选通脉冲时呈现出较低电流，其中该较低电流更准确地代表存储元件的所感测状态。但是，使用另外的选通脉冲而等待电流稳定下来的需要消耗了另外的电流和感测时间。见图7a，其描绘了在感测操作期间由于地电位(ground)反跳、电流和电压随时间的变化。

[0079] 另一技术是将存储元件的源极耦接到栅极和漏极。但是，该技术是复杂的，需要额外的电路，并且引起对存储器芯片的晶片(die)尺寸和功耗的某些影响。此外，由于从存储元件的源极到栅极的RC延迟，该技术可能不能很好地工作。

[0080] 通常避免这些缺点的一种方法是在感测期间将源极和p阱调压到某一固定正DC电平，而不是接地。通过将源极和p阱保持在固定的DC电平，避免了源极电压的反跳，所以可以仅使用一个选通脉冲来感测数据。结果，降低了感测时间和功耗。另外，无需大量另外的电路，所以不会不利地影响晶片尺寸。还能够将p阱接地，同时将源极电压调压到固定的正DC电平。将源极电压调压到固定的正DC电平可以比将源极电压调节到地更容易实现，因为调压电路仅需要感测正电压。调压器(voltage regulator)一般通过基于例如源极的所监视电平与内部参考电压的比较来调整其输出而工作。如果所监视的电平降低至内部参考电压以下，则调压器可以增加其输出。类似地，如果所监视的电平增加至内部参考电压以上，则调压器可以降低其输出。例如，调压器可使用运算放大器。但是，如果参考电压处于地，则在所监视的电平变得大于0V的情况下，调压器通常不能将其输出降至0V以下。此外，调压器可能不能区分在0V以下的所监视的电平。由此，将源极电压调节到固定的正DC电平避免了地电位反跳，并且可以降低电流消耗和感测时间。见图7b，其描绘了在感测操作期间随着源极电压被调压到固定的正DC电平、电流和电压的降低的变化。

[0081] 图7c描绘了NAND串和用于感测的组件的另一配置。除了绘出调压器720之外，该配置对应于图6a中所提供的配置。如所述，在感测操作期间，可以将源极电压和p阱电压调节到固定的正DC电平。

[0082] 在存储元件的诸如读取或验证操作的感测操作期间，电压被施加到操作所涉及的一个或多个存储元件的字线。例如，假设所选字线是WL1。该电压耦接到字线上的存储元件的控制栅极，作为控制栅极读取电压VCGR。另外，固定DC电压可以施加到NAND串612的源极侧以及p阱，分别作为源极电压VSOURCE和p阱电压VP-WELL。在一个实现方式中，当阈值电压为负时，VCGR可以为正，并且VSOURCE和VP-WELL可以大于VCGR。在一个实现方式中，当阈值电压为正时，VCGR可以大于VSOURCE和VP-WELL。VSOURCE和VP-WELL可以彼此不同，或者它们可耦接到相同的DC电压VDC。作为例子，VDC可以被调压器720调压为处于在大约0.4至1.2V的范围内，例如0.8V。如前所述，由于源极和p阱上的恒定电压，可以通过仅使用一个选通脉冲来实现准确的感测。另外，可以执行全位线感测，其中感测与所有位线相关的存储元件(见图14)。具体地，调压器720可以接收用于将VSOURCE调压到大于0V的电平的参考电压VREF，SOURCE和用于将p阱电压调压到大于或等于0V的电平的参考电压VREF，P-WELL。

[0083] 图7d描绘了与图7a-7c相关的感测过程。诸如读取或验证操作的感测操作在步骤700开始。步骤702包括开启BLS和BLC晶体管和对位线预充电。步骤704包括设置字线电压。步骤706包括将VSOURCE和VP-WELL调压到正DC电平。步骤708包括使用电流感测来感测所选存储元件是导电还是不导电。如果在判定步骤710存在另一感测操作，则控制流程在步骤700继续。否则，过程在步骤712结束。

[0084] 另外，如前所述，可以对与公共字线和源极相关的多个存储元件同时执行感测。多个存储元件可在相邻或不相邻的NAND串中。在此情况下，感测包括在同时感测操作中使用电流感测来确定每个非易失性存储元件处于导电还是不导电状态。对于每个感测操作，如所讨论的那样调节电压。

[0085] 源极偏压全位线感测

[0086] 全位线感测涉及对相邻NAND串中的存储元件执行感测操作(见图14)。一个电势感测方法使用DC存储元件电流来在固定的时间段内对感测模块中的固定电容上的电荷放电，以将存储元件的阈值电压值转换为数字数据格式。但是，这需要相对大的电流汇集到NAND串的源极侧中。另外，如前所述，为了感测负阈值电压值，可以使用模拟电压电平将偏压施加到源极和p阱这两者，以避免对负字线电压和负电荷泵的需要。但是，因为全位线感测对于源极偏压电平非常敏感，所以为了维持模拟电压电平，需要的相对大的调压器和源极电压在阵列中的平均分布。这会增加所需的器件面积。

[0087] 全位线感测的另一方法使用前述的电压感测。这种方法不需要大的调压器，因为没有DC电流到源极侧。但是，由于位线与位线耦合噪声，这种方法还不能成功地同时感测每个位线。而是，例如，在奇偶感测中，在给定时间仅感测每隔一个的位线(见图14)。因而，感测时间方面的性能还不是最优的。具体地，由于相邻NAND串的紧密靠近，全位线感测已经存在问题。尤其是从其中所选存储元件导电的NAND串到其中所选存储元件不导电的NAND串，会发生电容性耦合。其中所选存储元件不导电的NAND串的位线电压由此增加，干扰了感测操作。这种电容性耦合由对邻近位线的电容813来描述。邻近位线/NAND串可以是紧邻或不相邻的。来自相邻位线/NAND串的电容性耦合是最强的，但来自非相邻位线/NAND串的某些电容性耦合也会发生。还描绘了对地的电容811。

[0088] 为克服这些问题，可以使用如图8a所示的方案执行感测。图8a描绘了NAND串和包括电流放电路径的组件的配置。在简化例子中，NAND串812包括四个存储元件，它们分别与字线WL0、WL1、WL2和WL3通信。实践中，可以使用另外的存储元件和字线。此外，另外的NAND串通常彼此邻近地布置在非易失性存储元件的块或其他集合中。存储元件耦接到衬底的p阱区。源极线801(处于电势VSOURCE)在非易失性存储元件的集合的一端，而在另一端，除了感测组件800之外，还描绘了具有电压VBL的位线810。源极线801可以是对几个NAND串共用的。具体地，初始开启或导电的BLS(位线感测)晶体管806经由感测节点814耦接到位线810。BLS晶体管806是高电压晶体管，并且在感测操作期间响应于控制808而导电。初始不导电的BLC(位线控制)晶体管804是低电压晶体管，其响应于控制808而开启，以允许位线与电压感测模块/电路802通信。控制808还可与电压感测模块802通信，以便获得感测数据。在诸如读取或验证操作的感测操作期间，发生预充电操作，其中对电压感测模块802中的晶体管充电。BLC晶体管804可以开启以允许预充电。

[0089] 另外，引入相对弱的电流下拉设备823。具体地，作为NAND串812的电流放电路径819的一部分的路径816耦接到感测节点814，该感测节点814又经由晶体管806耦接到位线810。在感测期间将被称为GRS晶体管的晶体管818提供在导电状态，从而路径816耦接到路径820，该路径820在被称为INV晶体管的另一晶体管817处于导电状态时也是电流放电路径的一部分。INV晶体管817被提供在感测节点814和GRS晶体管818之间。GRS和INV晶体管在编程期间使用，并且可以由控制808(例如，由状态机1112，见图11)控制。在感测期间，GRS为高，从而晶体管818导电。在一个方法中，控制808可以基于来自电压感测模块802的数据而控制INV。具体地，当电压感测模块还未报告所选存储元件已被编程到其预期状态时，控制808不设置锁定条件。在此情况下，INV被设置为低，从而晶体管817不导电，并且下拉823无效。当电压感测模块报告所选存储元件已经被编程到其预期状态时，如通过它的阈值电压超过参考验证电平来指示，控制808对于剩余的编程操作设置锁定条件。称为位线、感测模块和/或NAND串被锁定不能感测。在此情况下，INV被锁存为高，从而晶体管817导电，并且下拉823有效。在后续验证操作发生时INV保持导电，从而下拉有效。在此情况下，感测节点被拉至地。当BLS晶体管806导电时，位线810也被拉至地，在此情况下，NAND串从源极801短路至地。

[0090] 由此，对于每个NAND串，当验证电压施加到所选字线时，位线初始未被锁定。通常，在施加了另外的编程脉冲并且相关存储元件已经完成编程之后的各不同时间，各位线被锁定不能感测。一旦被锁定，位线就对于剩余的编程操作保持锁定。注意，编程操作可以发生一遍(pass)或多遍。在一遍操作中，在对下一字线的存储元件编程之前，使用编程脉冲的一个集合或串(train)来将相关所选字线的所选存储元件完全编程到它们预期的状态。在多遍操作中，比如在二遍操作中，在一遍中，在下一字线的存储元件也被部分地编程之前，使用编程脉冲的一个集合或串对相关所选字线的所选存储元件部分地编程。在第二遍中，所选存储元件被编程剩余路程(way)到它们预期的状态。由此，例如，恰好在第一遍期间被锁定的位线在第二遍期间将保持锁定。

[0091] 提供电流iREF的电流源825、例如电流镜被提供为与路径816、820平行，以将路径上的电流iCELL下拉至地。在一个例子中，为相对弱的下拉提供大约150nA的iREF。但是，电流源825的强度可以根据具体实现方式而变化。

[0092] 在一个可能的配置中，电流源825对多个位线和NAND串共用。在此情况下，晶体管824将电流源825耦接到不同的NAND串。路径822携带用于GRS晶体管818的控制信号，该路径822对于特定位线和NAND串是本地的(local)，而路径826是多条位线的公共接地路径。

[0093] 在感测期间，位线将充电至如下电平，该电平是基于所选存储元件的阈值电压和体效应(body effect)。利用负的Vti，即使VGCR＝0V，存储元件也将导电。VP-WELL可以被设置为0V。

[0094] 使得晶体管817、818和824导电，以创建电流放电路径和下拉，该下拉用于对由于与邻近位线813的电容而从一个或多个邻近NAND串耦合到NAND串812的任何电荷进行放电。因而，由邻近位线的耦合噪声而生成的任何额外电荷将最终消失。在一定量的时间之后，所有位线达到它们的DC电平，并且BLC晶体管804导通以允许在电压感测模块802和感测节点814之间的电荷共享，从而可以发生所选存储元件的阈值电压的电压感测。电压感测模块802可以将电压感测作为例如读取或验证操作的一部分来执行。

[0095] 当电压感测发生时，BLC晶体管804开启，从而除了从NAND串812放电的电流之外，电流还从电压感测模块802朝向路径815中的放电路径819流动。由此，GRS和INV晶体管保持在导电状态，从而在电压感测期间放电继续，直到确定所选存储元件不导电，此时INV被锁存为低，从而晶体管817不导电，如所述。

[0096] 图8b描绘了NAND串和组件的配置，在该配置中被锁定的位线被下拉至调压的源极电压。尽管比如图8a所绘，接地的下拉路径在对从一个或多个邻近的NAND串耦接到NAND串812的任何电荷进行放电时是有效的，但已经观察到，当感测模块802变为不活动时，其他感测模块常常继续活动以感测它们的在页中还未被锁定的存储元件，并且被锁定的感测模块会变为活动的感测模块的显著的噪声源。具体地，当存储器器件中的供电总线(power bus)上的平稳状态电压(VSS)耦接到被锁定的位线时，由于该供电总线，VSS系统噪声被引入到被锁定的感测模块(例如，感测放大器)。例如，考虑在编程进程期间在第n编程脉冲之后发生的验证操作。当验证操作开始时，多个位线将被锁定，因为相关的存储元件已经完成编程，而其他位线还未被锁定，因为相关的存储元件还未完成编程。由于位线与位线耦合，被注入锁定的位线中的来自供电总线系统的VSS噪声可能耦合到感测位线，削弱了感测位线准确地感测相关的所选存储元件的状态的能力。

[0097] 一种减少或消除感测位线上的VSS噪声的技术是将锁定的位线偏置在没有VSS噪声的某个DC电平。图8b中所绘的一个可能的方法是经由下拉电路823将锁定的位线下拉至源极801，其中通过调压器827调压源极电压VSOURCE。通过从锁定的位线中移除该噪声源，由于降低的位线与位线耦合，从感测位线中移除了噪声。这得到对所有状态的更准确的感测和更好的阈值电压分布。

[0098] 在示例实现方式中，调压器827从控制器(control)808接收输入，该控制将VSOURCE的参考DC电平(VREF)设置为例如2-3V或其他合适的电平。通常，VSOURCE＞0V。反馈路径828是到调压器的另一输入。如本领域技术人员已知的，调压器一般通过将实际输出电压与某个内部固定的参考电压相比较而工作。任何差别被放大并用来控制调压元件。这形成了负反馈控制回路。如果输出电压过低，则命令调压元件产生更高的电压，而如果输出电压过高，则命令调压元件产生更低的电压。各种实现方式是可能的。例如，可以为与一个或多个NAND串或存储元件的其他集合通信的位线提供下拉电路。更多细节参见图10b。

[0099] 相对于其中将VSOURCE设置为诸如Vdd的电源电平而不单独调压VSOURCE的传统技术，单独调压VSOURCE确保它保持在不受供电系统噪声影响的固定电压。即使将提供电源的电压发生器在生成其输出时调节到某个程度，另外的VSOURCE调压也提供了对源极的更高的控制度和准确度。

[0100] 图8c描绘了与图8a相关的波形。以波形830描绘VSOURCE，并且分别以波形832、834和836描绘三个相邻位线BL0、BL1和BL2上的电压。以波形838描绘BLS晶体管上的电压VBLS，以波形840描绘BLC晶体管上的电压VBLC，以波形842描绘GRS晶体管上的电压VGRS。以波形844描绘BL0和BL2上的所感测的电压。当BL1上的所选存储元件导电时，以波形846描绘BL1上的所感测的电压，并且当BL1上的所选存储元件不导电时，以波形848描绘。如所述，在电压感测期间，当所选存储元件不导电时，发生在电压感测模块和位线之间的电荷共享。该电荷共享降低了电压感测模块处的所感测电压。当所选存储元件导电时，在电压感测模块和位线之间有很少或没有电荷共享，从而在电压感测模块处的所感测电压保持为高。因为没有发生感测，所以没有描绘其他时间时的感测电压。

[0101] 在t0，VBLS增加，从而BLS晶体管导电。在t1，将VSOURCE施加为对于NAND串的集合的公共源极电压。在该例子中，假设与BL1相关的所选存储元件不导电，而与BL0和BL2相关的所选存储元件导电。BL0在一侧与BL1相邻，并且BL2在另一侧与BL1相邻(见图14)。随着VSOURCE在t1时增加，VBL0和VBL2将分别如波形832和836所绘那样升高，导致与BL1的电容性耦合，如由VBL1中的瞬时增加所示。该耦合到t2时将基本消失。BL1的GRS晶体管在t1和t5之间保持导电，以允许位线对所耦合的电荷放电，如所述。

[0102] 在t3，如波形840所绘，通过增加VBLC而开启BLC晶体管，由此允许对BL1上的所选存储元件进行感测。注意，可以类似地控制与BL0、BL2和其他位线相关的相应组件，以允许同时对那些其他位线进行感测。对于BL1，如果所选存储元件不导电，则如波形846所绘，电压感测模块处的所感测电压将下降。另一方面，如果所选存储元件导电，则如波形844所绘，所感测电压通常保持为高。电压感测组件可以在指定的感测时间t4时使用电压分界点(break point)来确定所选存储元件导电还是不导电。如所述，如果所感测电压超过分界点，则这表示存储元件是开启的，而如果所感测电压降至分界点之下，则这表示存储元件不导电。VSOURCE在t5时降低，而BLS晶体管在t6时不导电，表示感测操作结束。在一个可能的方法中，在感测期间可以将VP-WELL设置在0V。根据具体感测方案，所选字线接收VCGR，而未选字线可以接收读取通过电压。

[0103] 由此，在t1处施加源极电压之后，设立(institute)持续时间t3-t1的预定延迟，以允许来自邻近位线的电容性耦合有足够时间被完全或至少部分地放电。可以根据需要基于理论和/或实验测试对具体实现方式设置合适的延迟。在延迟之后，发生电压感测。在指定的时间t4，确定存储元件处于导电还是不导电状态并因而具有分别低于或高于验证或读取比较电平的阈值电压。

[0104] 图8d描绘了与图8a-8c相关的感测过程。在步骤850，对于未锁定的位线开始感测操作。在步骤851，锁定的位线被下拉到调压的VSOURCE。在步骤852，BLS晶体管开启，而BLC晶体管保持不导电，并且位线被预充电。在步骤854，设置字线电压。在步骤856，VSOURCE被调压到DC电平，如结合图8b所讨论的。一般，对于阵列中的几个NAND串使用公共源极。还设置VP-WELL(VP-WELL＝0V)。在步骤858，位线放电。在步骤860，使得BLC晶体管导电以允许发生感测。在步骤862，使用电压感测确定所选存储元件导电还是不导电。如果存储元件导电，则在下一感测操作、比如编程过程的下一验证操作中锁定位线(步骤863)。如果存在另一感测操作，则在判定步骤864，控制流在步骤850继续。否则，过程在步骤868结束。

[0105] 另外，如前所述，可以对与公共字线和源极相关的多个存储元件同时执行感测。多个存储元件可在相邻或不相邻的NAND串中。在此情况下，感测包括在同时感测操作中使用电流感测来确定每个非易失性存储元件处于导电还是不导电状态。可以对每个NAND串设立在开启BLC晶体管之前的延迟，从而在感测发生之前，NAND串可根据需要而放电。

[0106] 感测操作期间的温度补偿位线

[0107] 在目前的非易失性存储器件中，比如NAND闪存器件中，温度变化带来了读和写数据时的各种问题。存储器器件经受基于它所处环境而变化的温度。例如，某些当前的存储器器件被检定为在-40℃和+85℃之间使用。工业、军事甚至消费应用中的器件可能经历极大的温度变化。温度影响许多晶体管参数，其中主要的是阈值电压。具体地，温度变化可以导致读取错误，并扩大非易失性存储元件的不同状态的阈值电压分布。下面讨论用于解决非易失性存储器件中的温度影响的改进技术。

[0108] 图9a描绘了NAND串和用于温度补偿感测的组件。相同标号的组件对应于图8a中提供的那些组件。在此没有绘出图8a的电流放电路径。但是，图8a的配置能够与图9的配置或在此提供的其他图的一些配置相组合。此外，提供温度依赖电路900作为控制器808的一部分，以向BLC晶体管804提供温度补偿的电压。BLC晶体管804具有耦接到电压感测模块802的一个节点和耦接到与NAND串812或非易失性存储元件的其他集合相关的漏极或位线的另一节点。

[0109] 在感测操作期间，电压VBLC施加到BLC晶体管600，BLC晶体管600将NAND串812的位线或漏极侧耦接到电压感测模块802。根据在此的方法，基于温度设置VBLC，以抵消或补偿VBL随温度的变化。具体地，VBLC＝VBL+VTH(不依赖于温度)+ΔV，其中ΔV是由于温度引起的电压改变。VBL也由于温度改变了ΔV。由此，可以控制VBLC使得它根据VBL的变化而随温度变化。具体地，可以通过使用温度依赖电路900将位线上的ΔV与VBL的ΔV相匹配。电流iCELL在NAND串812中流动。虚线表示电荷共享。如前所述，还可以使用到地的下拉或调节的VSOURCE。

[0110] 图9b例示了阈值电压随温度的改变，例如，ΔVTH/℃。一般，非易失性存储元件的阈值电压随着温度增加而降低。可以根据一般为大约-2mV/℃的温度系数来表达相对于温度改变的电压改变。温度系数依赖于存储器器件的各种特性，比如掺杂、布图(layout)等。此外，预期温度系数的量值随着存储器尺寸降低而增加。

[0111] 通常已知用于提供温度补偿的信号的各种技术。例如，这些技术中的一种或多种可以用在温度依赖电路900中。这些技术中的大部分不依赖于获得实际温度测量，尽管该方法也是可能的。例如，通过引用合并于此的题为“Voltage Generation Circuitry Having Temperature Compensation”的美国专利6801454描述了一种电压生成电路，其基于温度系数向非易失性存储器输出读取电压。该电路使用带隙(band gap)电流，该带隙电流包括独立于温度的部分和随着温度增加而增加的温度依赖部分。通过引用合并于此的题为“Non-Volatile Memory With Temperature-Compensated Data Read”的美国专利6560152使用偏压生成器电路，该偏压生成器电路偏置被施加到数据存储元件的源极或漏极的电压。通过引用合并于此的题为“Multi-State EEPROMRead and Write Circuits and Techniques”的美国专利5172338描述了一种温度补偿技术，其使用按与数据存储单元相同的方式在相同的集成电路芯片上形成的参考存储单元。参考存储单元提供参考电平，所选单元的测量的电流或电压与该参考电平相比较。提供了温度补偿，因为参考电平按照与从数据存储单元读取的值相同的方式受到温度的影响。这些技术的任意一种以及任何其他已知技术可以用来向位线控制线提供在此所述的温度补偿的电压。

[0112] 如所讨论的，VBLC是控制信号的电压或者提供给BLC晶体管804的电压，该BLC晶体管804允许感测组件感测正经受擦除-验证或其他感测操作的所选存储元件的VTH。感测经由所选存储元件所位于的NAND串的位线而发生。在示例实现方式中，VBLC＝VBL+VTH(BLC晶体管)。由此，控制被配置为随着温度增加而增加VBLC，以跟踪VBL的增加。对于存储元件的给定的VTH，VBL将随着温度增加。

[0113] 图9c例示了VBLC和VBL随温度的改变。该图描绘了VBLC如何随温度增加以跟踪VBL的增加。可以基于理论和实验结果，根据具体实现方式，将提供VBLC对温度的具体改变的控制曲线编程到控制器808中。通常，在存储元件的VTH随着更高的温度而降低时，位线电压增加。这意味着VBLC应该更高，以便电压感测模块802感测更高的VBL。注意，存储元件的VTH决定(dictate)VBL。但是，改变VBLC改变了电压感测模块所感测的电压，从而电压被温度补偿。另外，注意，可以通过在温度依赖电路900中提供类似于BLC晶体管804那样随温度变化的晶体管而抵消BLC晶体管804的VTH的改变。

[0114] 图9d描绘了与图9a-c相关的波形。波形910描绘了VSOURCE和VP-WELL，它们在感测操作期间在t1被设置在升高的电平。波形912和914描绘了由于施加VSOURCE和VP-WELL而引起的VBL的增加。由波形912相对波形914描绘更高温度时的VBL的更高电平。实践中，在升高之后，当电流在NAND串中流动时，VBL可能稍微下降(未示出)。波形916描绘了施加到晶体管BLS的电压，指示它在t0时导通。波形918和920分别描绘了在较高和较低温度时施加到晶体管BLC的电压。注意，所提供的波形是针对与图8a-d的方案组合的温度补偿方案，其中BLC晶体管的开启被延迟，以允许在感测之前发生放电。但是，不是必需按此方式使用该温度补偿方案，并且其可以用在不涉及放电路径和/或感测的延迟的其他实现方式中。

[0115] 波形922描绘了当所选存储元件开启时所选位线的电压感测模块中的感测的电压，而波形924描绘了当所选存储元件不导电时感测的电压。可以在t2时确定感测的电压是否超过分界点。可以得出结论，当感测电压超过分界点或落到分界点以下时，所选存储元件分别为导电或不导电。

[0116] 图9e描绘了与图9a-d相关的感测过程。诸如读取或验证操作的感测操作在步骤930开始。步骤932包括使得BLS和BLC晶体管导电，对位线预充电，以及设置依赖温度的VBLC。步骤934包括设置字线电压，可选地，该字线电压是依赖温度的。在一个方法中，仅仅所选字线电压是依赖温度的，而在其他方法中，一些或所有字线电压是依赖温度的。根据VTH的降低，可以随着温度增加而降低字线电压(见图9b)。步骤936包括设置VSOURCE和VP-WELL。
步骤938包括使用电压感测确定所选存储元件导电还是不导电。在判定步骤940，如果要执行另一感测操作，则控制流在步骤930继续。否则，过程在步骤942结束。

[0117] 注意，NAND串的漏极或位线与所选存储元件的漏极通信，因为在所选存储元件的漏极侧的存储元件由于相关字线上足够高的电压而处于导电状态。类似地，NAND串的源极与所选存储元件的源极通信，因为在所选存储元件的源极侧的存储元件由于相关字线上足够高的电压而处于导电状态。由此，NAND串的漏极或位线的电压基本也是所选存储元件的漏极的电压，并且NAND串的源极的电压基本也是所选存储元件的源极的电压。而且，被感测的存储源极不是一定要在NAND串或存储元件的其他集合中，因为这里所述的方法可随单个存储元件使用。

[0118] 另外，如前所述，可以对与公共字线和源极相关的多个存储元件同时执行感测。

[0119] 此外，从控制器808的角度来看，感测过程涉及从温度依赖电路900接收信息，并且响应于该信息，向BLC晶体管的控制栅极提供温度补偿的电压，该BCL晶体管将NAND串或非易失性存储元件的其他集合耦接到感测电路。控制还可以设置字线、源极和p阱电压，以及从电压感测模块802接收关于所选存储元件的所感测的编程情况的信息。

[0120] 图9f描绘了擦除-验证过程。步骤950包括擦除存储元件集。步骤952包括例如开始将一个或多个存储元件软编程到期望的擦除状态。软编程通常涉及将电压脉冲施加到所选字线以升高所选字线上的一个或多个存储元件的阈值电压。电压脉冲可以是在幅度上比用于编程到更高状态的那些脉冲更低的软编程脉冲(步骤954)。例如，当存储元件经受深度擦除时，可以使用此类编程，以确保它们的阈值电压全部在期望的擦除状态的阈值电压之下。步骤956包括例如相对于期望的擦除状态验证存储元件的编程情况。例如，这可以包括执行上述图9e的步骤932-938。在判定步骤958，如果要继续软编程，例如当存储元件还未达到期望的擦除状态时，则控制流在步骤954继续。否则，过程在步骤960结束。

[0121] 另外，可以对与公共字线和源极相关的多个存储元件同时执行感测。

[0122] 图10a例示了VSOURCE随温度的改变。在另一方法中，VSOURCE被温度补偿，例如，使得它随着温度增加。通常，VWL＝VSOURCE+VTH(所选存储元件)，其中VWL是施加到所选字线的电压。如所讨论的，VTH随温度降低。由此，随着VWL固定，VSOURCE可以被设置为随温度增加以避免在感测期间的温度偏压。另外，在一种可能的实现方式中，可以设置约束使得VSOURCE仅增加到正值。例如，如果在基线温度处VSOURCE＝0V，并且温度增加，VSOURCE保持在0V。如果温度下降，则VSOURCE根据温度系数而增加。另一方面，如果在基线温度处VSOURCE＞0V，并且温度增加，VSOURCE可以降低到大于或小于0V的值，即非负值。如果温度下降，则VSOURCE根据温度系数而增加。

[0123] 图10b描绘了包括NAND串的不同集合的存储元件阵列的例子。在存储器阵列1000的p阱1005中，NAND串的第一集合1050包括NAND串1052、1054、...、1056以及相关的源极线1058，NAND串的第二集合1060包括NAND串1062、1064、...、1066以及相关的源极线1068，NAND串的第三集合1070包括NAND串1072、1074、1076以及相关的源极线1078。另外，沿着存储器阵列1000的每列，位线1006、1007、...、1008分别耦接到相关的NAND串
1052、1054、...、1056的集合的漏极选择栅极的漏极端1026、1027、...、1028。沿着NAND串的每行，源极线可以连接NAND串的源极选择栅极的所有源极端。例如，对于NAND串的第一集合1050，源极线1058分别连接NAND串1052、1054、...、1056的集合的源极选择栅极的源极端1036、1037、...、1038。另外，可以提供诸如以上结合图8b所讨论的调压器1090。调压器经由导电路径1095耦接到源极线1058、1068、...、1078和下拉电路1020、1021、...、
1022，该下拉电路1020、1021、...、1022又分别耦接到感测块1010、1011、...、1012。调压器1090可以使用反馈回路以精确地控制VSOURCE，使得它不受供电系统噪声影响或者受到影响的程度降低，其中该供电系统噪声本身将表现为VSOURCE上的噪声。

[0124] 在该方法中，公共位线、感测块和下拉电路与多个NAND串或非易失性存储元件的其他集合相关。各种其他实现方式也是可能的。例如，位线、感测块和下拉电路可以与每个NAND串相关。

[0125] 在美国专利号5,570,315、5,744,397和6,046,935中找到作为存储器系统一部分的NAND构造阵列及其操作的一般例子。存储元件的阵列被划分为存储元件的多个块。如快闪EEPROM系统常用的，块是擦除的单位。即，每块包含一起被擦除的最少数量的存储元件。每个块一般被划分为多个页。页是编程的单位。在一个实施例中，各个页可以被划分为段(segment)，并且段可包含作为基本编程操作一次被写入的最少数量的存储元件。一页或多页数据一般被存储在一行存储元件中。页可以存储一个或多个扇区。扇区包括用户数据和开销(overhead)数据。开销数据一般包括已从扇区的用户数据计算出的纠错码(ECC)。控制器(下面描述)的一部分在数据被编程到阵列中时计算ECC，并且还在从阵列读取数据时检查该ECC。或者，ECC和/或其他开销数据被存储在与它们所属的用户数据不同的页中，或者甚至是不同的块中。

[0126] 用户数据的扇区一般是512字节，对应于磁盘驱动器中的扇区大小。开销数据通常是另外的16-20字节。大量页形成块，例如从8页直到32、64、128或更多页任意。在一些实施例中，一行NAND串包括一块。

[0127] 在一个实施例中通过将p阱升高到擦除电压(例如，20伏)达足够的时间段并将所选块的字线接地、同时源极和位线浮置来擦除存储器存储元件。由于电容性耦合，未选字线、位线、选择线和c源极也被升高到很大比例的擦除电压。由此强电场被施加到所选存储元件的隧道(tunnel)氧化物层，并且随着一般通过Fowler-Nordheim隧穿机制、浮置栅极的电子被发射到衬底侧，所选存储元件的数据被擦除。当电子从浮置栅极转移到p阱区时，所选存储元件的阈值电压降低。可以对整个存储器阵列、对分离的块或另一单位的存储元件进行擦除。

[0128] 图11是使用单行/列解码器和读/写电路的非易失性存储器系统的框图。该图例示了根据本发明的一个实施例的具有用于并行读取和编程一页存储器单元的读/写电路的存储器器件1196。存储器器件1196可以包括一个或多个存储器晶片(die)1198。存储器晶片1198包括存储元件的二维阵列1000、控制电路1110以及读/写电路1165。在一些实施例中，存储元件的阵列可以是三维的。存储器阵列1000可由字线经由行解码器1130寻址以及由位线经由列解码器1160寻址。读/写电路1165包括多个感测块1100，并允许并行读取或编程一页存储元件。一般，控制器1150被包括在与一个或多个存储器晶片1198相同的存储器器件1196(例如，可移除存储卡)中。命令和数据经由线路1120在主机和控制器1150之间传递，并经由线路1118在控制器和一个或多个存储器晶片1198之间传递。

[0129] 控制电路1110与读/写电路1165协作以对存储器阵列1000执行存储器操作。控制电路1110包括状态机1112、芯片上地址解码器1114和功率控制模块1116。状态机1112提供对存储器操作的芯片级控制。芯片上地址解码器1114提供在由主机或存储器控制器使用的地址与由解码器1130和1160使用的硬件地址之间的地址接口。功率控制模块1116控制在存储器操作期间向字线和位线提供的功率和电压。

[0130] 在一些实现方式中，图11的一些组件可以组合。在各种设计中，除了存储元件阵列1000之外的图11的组件中的一个或多个(单独或组合)可以被当作管理或控制电路。例如，一个或多个管理或控制单路可以包括控制电路1110、状态机1112、解码器1114/1160、功率控制1116、感测块1100、读/写电路1165、控制器1150等的任意一个或组合。

[0131] 图12是使用双行/列解码器和读/写电路的非易失性存储器系统的框图。这里，提供了图11所示的存储器器件1196的另一布置。以对称方式在阵列的相对侧上实现各种外围电路对存储器阵列1000的存取，从而每侧的存取线和电路的密度降低一半。由此，行解码器被划分为行解码器1130A和1130B，并且列解码器被划分为列解码器1160A和1160B。类似地，读/写电路被划分为从阵列1000的底部连接到位线的读/写电路1165A和从阵列1000的顶部连接到位线的读/写电路1165B。以此方式，读/写模块的密度基本降低一半。图12的器件也可以包括控制器，如上所述用于图11的器件的控制器。

[0132] 图13是描绘感测块的一个实施例的框图。单个感测块1100被划分为称为感测模块1180的核心部分和公共部分1190。在一个实施例中，将存在用于每个位线的单独的感测模块1180以及用于多个感测模块1180的集合的一个公共部分1190。在一个例子中，感测块将包括一个公共部分1190和八个感测模块1180。一组中的每个感测模块将经由数据总线1172与相关的公共部分通信。进一步的细节请参照在2006年6月29日公开的、题为“Non-Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifiers”的美国专利申请公开号2006/0140007，其全文通过引用合并于此。

[0133] 感测模块1180包括感测电路块1170，其确定所连接的位线中的导电电流是在预定阈值电平以上还是以下。感测模块1180还包括位线锁存器1182，其用于设置所连接的位线上的电压情况。例如，位线锁存器1182中所锁存的预定状态将导致所连接的位线被拉到指定编程禁止的状态(例如，VDD)。

[0134] 公共部分1190包括处理器1192、数据锁存器集1194和耦接在该数据锁存器集1194和数据总线1120之间的I/O接口1196。处理器1192进行计算。例如，其功能之一是确定在被感测的存储元件中存储的数据，并将所确定的数据存储在该数据锁存器集中。该数据锁存器集1194用于存储在读操作期间由处理器1192确定的数据位。其还用于存储在编程操作期间从数据总线1120输入的数据位。所输入的数据位表示要被编程到存储器中的写数据。I/O接口1196提供在数据锁存器1194和数据总线1120之间的接口。

[0135] 在读取或感测期间，系统的操作在状态机1112的控制之下，该状态机1112控制向被寻址的存储元件提供不同的控制栅极电压。当步经(step through)与存储器所支持的各种存储器状态相对应的各种预定义的控制栅极电压时，感测模块1180可以行进(trip)在这些电压之一，并且输出将从感测模块1180经由总线1172提供到处理器1192。在那时，处理器1192通过考虑感测模块的行进事件和经由输入线1193来自状态机的关于施加的控制栅极电压的信息来确定得到的存储器状态。然后，它计算该存储器状态的二进制编码，并将得到的数据位存储到数据锁存器1194中。在核心部分的另一实施例中，位线锁存器482起两个作用：作为用于锁存感测模块1180的输出的锁存器以及作为如上所述的位线锁存器两者。

[0136] 一些实现方式可以包括多个处理器1192。在一个实施例中，每个处理器1192将包括输出线(未绘出)，使得每个输出线被线或(wired-OR)在一起。在一些实施例中，输出线在连接到线或线(wired-OR line)之前被反相。该配置使得能够在编程验证过程期间快速确定何时已经完成编程过程，因为接收线或的状态机可确定被编程的所有位何时达到期望的电平。例如，当每个位达到其期望电平时，用于该位的逻辑0将被发送到线或线(或数据1被反相)。当所有位输出数据0(或数据1被反相)时，则状态机得知终止编程过程。因为每个处理器与八个感测模块通信，所以状态机需要读取线或线八次，或者逻辑被添加到处理器1192以累积相关位线的结果，使得状态机仅需要读取线或线一次。类似地，通过正确选择逻辑电平，全局状态机可以检测到第一位何时改变其状态，并相应地改变算法。

[0137] 在编程或验证期间，要编程的数据从数据总线1120存储在该数据锁存器集1194中。在状态机控制下的编程操作包括将一系列编程电压脉冲施加到被寻址的存储元件的控制栅极。每个编程脉冲之后跟随读回(read back)(验证)，以确定存储元件是否已经被编程到期望的存储器状态。处理器1192相对于期望的存储器状态监视读回存储器状态。当两者一致时，处理器1192设置位线锁存器1182以便使得位线被拉至指定编程禁止的状态。这禁止耦接到位线的存储元件被进一步编程，即使编程脉冲出现在其控制栅极上。在其他实施例中，处理器最初加载位线锁存器1182，并且感测电路在验证过程期间将其设置为禁止值。

[0138] 数据锁存器堆叠1194包含对应于感测模块的数据锁存器的堆叠。在一个实施例中，每个感测模块1180存在三个数据锁存器。在一些实施方式中(但不是必需的)，数据锁存器被实现为移位寄存器，从而在其中存储的并行数据被转换为用于数据总线1120的串行数据，并反之亦然。在优选实施例中，对应于m个存储元件的读/写块的所有数据锁存器可以链接在一起以形成块移位寄存器，从而数据块可以通过串行传送而被输入或输出。具体地，r个读/写模块的堆(bank)被适配为使得它的数据锁存器的集合中的每个将按顺序把数据移入或移出数据总线，就像它们是整个读/写块的移位寄存器的一部分那样。

[0139] 可在以下文件中找到关于非易失性存储器件的各种实施例的结构和/或操作的另外的信息：(1)2007年3月27日公告的题为“Non-Volatile Memory And Method With Reduced Source Line Bias Errors”的美国专利7196931；(2)2006年4月4日公告的题为“Non-Volatile Memory And Method With Improved Sensing”的美国专利7023736；(3)2006年5月16日公告的题为“Memory Sensing Circuit And Method For Low Voltage Operation”的美国专利7046568；(4)2006年10月5日公开的题为“Compensating for Coupling During Read Operations of Non-Volatile Memory”的美国专利申请公开
2006/0221692；以及(5)2006年7月20日公开的题为“Reference Sense Amplifier For Non-Volatile Memory”的美国专利申请公开2006/0158947。所有上面列出的五篇专利文档通过引用全文被合并于此。

[0140] 图14例示了对于全位线存储器构造或者对于奇偶存储器构造将存储器阵列组织为块的例子。描述了存储器阵列1400的示例结构。作为一个例子，描述了被分区为1024块的NAND快闪EEPROM。每个块中存储的数据可以同时被擦除。在一个实施例中，块是同时被擦除的存储元件的最小单位。在该例子中，在每个块中，存在对应于位线BL0、BL1、...BL8511的8512列。在称为全位线(ABL)构造(构造1410)的一个实施例中，在读取和编程操作期间，可以同时选择一块的所有位线。沿着公共字线并连接到任意位线的存储元件可以同时被编程。

[0141] 在所提供的例子中，64个存储元件和两个哑存储元件串联形成NAND串。存在六十四个数据字线和两个哑字线，WL-d0和WL-d1，其中每个NAND串包括六十四个数据存储元件和两个哑存储元件。在其他实施例中，NAND串可以具有多于或少于64个数据存储元件和两个哑存储元件。数据存储器单元可以存储用户或系统数据。哑存储器单元一般不用来存储用户或系统数据。

[0142] NAND串的一端经由漏极选择栅极(连接到选择栅极漏极线SGD)连接到相应位线，并且另一端经由源极选择栅极(连接到选择栅极源极线SGS)连接到c-源极。

[0143] 在被称为奇偶构造(构造1400)的一个实施例中，位线被划分为偶数位线(BLe)和奇数位线(BLo)。在此情况下，沿着公共字线并连接到奇数位线的存储元件在一个时间被编程，而沿着公共字线并连接到偶数位线的存储元件在另一时间被编程。数据可以同时被编程到不同块中并从不同块读取。在此例子中，在每个块中，存在被划分为偶数列和奇数列的8512列。

[0144] 在读取和编程操作的一个配置期间，同时选择4256个存储元件。所选的存储元件具有相同的字线和相同类型的位线(例如，偶数或奇数位线)。因而，形成逻辑页的532字节数据可以同时被读取或编程，并且存储器的一个块可以存储至少八个逻辑页(四条字线，每条具有奇数和偶数页)。对于多状态存储元件，当每个存储元件存储两位数据时，其中这两位中的每位被存储在不同页中，一个块存储十六个逻辑页。也可以使用其他尺寸的块和页。

[0145] 对于ABL或奇偶构造，可以通过将p阱升高到擦除电压(例如，20V)并将所选块的字线接地来擦除存储元件。源极和位线浮置。可以对整个存储器阵列、对分离的块或者作为存储器器件的一部分的另一单位的存储元件进行擦除。电子从存储元件的浮置栅极转移到p阱区，使得存储元件的VTH变为负。

[0146] 图15描绘了阈值电压分布的示例集合。针对每个存储元件存储两位数据的情况提供了存储元件阵列的示例VTH分布。为被擦除的存储元件提供第一阈值电压分布E。还绘出了对于被编程的存储元件的三个阈值电压分布A、B和C。在一个实施例中，E分布中的阈值电压为负的，并且A、B和C分布中的阈值电压为正的。

[0147] 每个不同的电压范围对应于数据位集合的预定值。被编程到存储元件中的数据和存储元件的阈值电压电平之间的具体关系取决于对存储元件采用的数据编码方案。例如，美国专利6,222,762和2004年12月14日公开的美国专利申请公开2004/0255090描述了用于多状态闪存元件的各种数据编码方案，两者通过引用全文合并于此。在一个实施例中，使用Gray码分配将数据值分配到各阈值电压范围，从而如果浮置栅极的阈值电压错误地偏移到其相邻物理状态，则将仅影响一位。一个例子将“11”分配到阈值电压范围E(状态E)，将“10”分配到阈值电压范围A(状态A)，将“00”分配给阈值电压范围B(状态B)，以及将“01”分配给阈值电压范围C(状态C)。但是，在其他实施例中，不使用Gray码。尽管示出了四个状态，但本发明也可以用于其他多状态结构，包括含有多于或少于四个状态的那些结构。

[0148] 还提供了用于从存储元件读取数据的三个读参考电压Vra、Vrb和Vrc。通过测试给定存储元件的阈值电压是在Vra、Vrb和Vrc以上还是以下，系统可以确定存储元件处于的状态，例如编程情况。

[0149] 另外，提供了三个验证参考电压Vva、Vvb和Vvc。当存储元件存储另外的状态时，可以使用另外的读取和参考值。当将存储元件编程到状态A时，系统将测试那些存储元件是否具有大于或等于Vva的阈值电压。当将存储元件编程到状态B时，系统将测试那些存储元件是否具有大于或等于Vvb的阈值电压。当将存储元件编程到状态C时，系统将确定存储元件是否具有它们的大于或等于Vvc的阈值电压。

[0150] 在被称为全序列(full sequence)编程的一个实施例中，可以将存储元件从擦除状态E直接编程到已编程状态A、B或C中的任一个。例如，可首先擦除要被编程的存储元件的全体(population)，从而全体中的所有存储元件处于已擦除状态E。然后将使用诸如由图19的控制栅极电压序列所绘的一系列编程脉冲来直接将存储元件编程到状态A、B或C。当一些存储元件正从状态E被编程到状态A时，其他存储元件正从状态E被编程到状态B和/或从状态E被编程到状态C。当在所选字线WLi上从状态E编程到状态C时，在WLi-1下的相邻浮置栅极的寄生耦合量最大，因为在WLi下的浮置栅极上的电荷量的改变与在从状态E编程到状态A或从状态E编程到状态B时的电压改变相比最大。当从状态E编程到状态B时，与相邻浮置栅极的耦合量减少但仍然显著。当从状态E编程到状态A时，耦合量更进一步减少。从而，随后读取WLi-1的每个状态所需的校正量将取决于WLi上的相邻存储元件的状态而变化。

[0151] 图16例示了对存储两个不同页：较低页和较高页的数据的多状态存储元件编程的两遍技术的例子。描绘了四个状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，两页存储“1”。对于状态A，较低页存储“0”，较高页存储“1”。对于状态B，两页存储“0”。对于状态C，较低页存储“1”，较高页存储“0”。注意，尽管已经将具体位样式(bit pattern)分配给每个状态，但是也可以分配不同的位样式。

[0152] 在第一遍编程中，根据要被编程到较低逻辑页中的位来设置存储元件的阈值电压电平。如果该位是逻辑“1”，则阈值电压不改变，因为其由于先前已经被擦除而处于合适的状态。但是，如果要被编程的位是逻辑“0”，则存储元件的阈值电平增加到状态A，如箭头1600所示。这结束第一遍编程。

[0153] 在第二遍编程中，根据被编程到较高逻辑页中的位来设置存储元件的阈值电压电平。如果较高逻辑页位要存储逻辑“1”，则不发生编程，因为取决于较低页位的编程，存储元件处于状态E或A之一，两者都带有较高页位“1”。如果较高页位将为逻辑“0”，则阈值电压移动。如果第一遍导致存储元件保持在已擦除状态E，则在第二阶段中，存储元件被编程使得阈值电压增加到在状态C之内，如箭头1620所示。如果存储元件由于第一遍编程已经被编程到状态A，则存储元件在第二遍中进一步被编程，使得阈值电压增加到在状态B之内，如箭头1610所示。第二遍的结果是将存储元件编程到被指定为对较高页存储逻辑“0”、而不改变较低页的数据的状态中。在图15和图16两者中，与相邻字线上的浮置栅极的耦合量取决于最终状态。

[0154] 在一个实施例中，如果写入足够填满整个页的数据，则系统可以被设置为进行全序列写入。如果未写入对于整页的足够数据，则编程过程可以利用所接收的数据来编程较低页。当接收到随后的数据时，则系统将编程较高页。在另一实施例中，如果随后接收到足够填满整个(或大部分)字线的存储元件的数据，则系统可以在对较低页编程的模式下开始写入，并转换为全序列编程模式。在2006年6月15日公开的题为“Pipelined Programming of Non-Volatile Memories Using Early Data”的美国专利申请公开2006/0126390中公开了这样的实施例的更多细节，其全文通过引用合并于此。

[0155] 图17a-c公开了对非易失性存储器编程的另一过程，其通过对于任何特定存储元件，在针对先前页向相邻存储元件写入之后，关于特定页向该特定存储元件写入来降低浮置栅极与浮置栅极耦合的影响。在一个示例实现方式中，非易失性存储元件使用四个数据状态，在每个存储元件中存储两位数据。例如，假设状态E是已擦除状态，状态A、B和C是已编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非Gray编码的例子，因为两位在相邻状态A和B之间均改变。也可以使用将数据编码到物理数据状态的其他编码。每个存储元件存储两页数据。为了参考，这些数据页将被称为较高页和较低页；但是，可以对它们给出其他标记。关于状态A，较高页存储位0并且较低页存储位1。关于状态B，较高页存储位1并且较低页存储位0。关于状态C，两页存储位数据0。

[0156] 编程过程是两步过程。在第一步中，编程较低页。如果较低页要保持数据1，则存储元件状态保持在状态E。如果数据要被编程到0，则存储元件的电压的阈值升高，使得存储元件被编程到状态B’。因而图17a示出了从状态E到状态B’的存储器元件的编程。状态B’是状态B的过渡状态；因而，验证点被绘出为Vvb’，其低于Vvb。

[0157] 在一个实施例中，在将存储元件从状态E编程到状态B’之后，其在NAND串中的邻近存储元件(WLn+1)则将关于其较低页被编程。例如，返回参见图2，在存储元件106的较低页被编程之后，存储元件104的较低页将被编程。在编程了存储元件104之后，如果存储元件104具有从状态E升高到状态B’的阈值电压，则浮置栅极与浮置栅极耦合效应将升高存储元件106的视在(apparent)阈值电压。这将具有将状态B’的阈值电压分布加宽为如图17b的阈值电压分布1750所示。当编程较高页时，将补救(remedy)阈值电压分布的这种视在加宽。

[0158] 图17c描绘了编程较高页的过程。如果存储元件处于已擦除状态E并且较高页要保持在1，则存储元件将保持在状态E。如果存储元件处于状态E并且其较高页数据要被编程到0，则存储元件的阈值电压将升高，使得存储元件处于状态A。如果存储元件处于中间阈值电压分布1750中，并且较高页数据要维持在1，则存储元件将被编程到最终状态B。如果存储元件处于中间阈值电压分布1750中，并且较高页要变为数据0，则存储元件的阈值电压将升高，使得存储元件处于状态C。图17a-c所示的过程降低了浮置栅极与浮置栅极耦合的影响，因为仅邻居近存储元件的较高页编程将对给定存储元件的视在阈值电压具有影响。交替状态编码的例子是当较高页数据为1时从分布1750移动至状态C，并且在较高页数据为0时移动至状态B。

[0159] 尽管图17a-c提供了关于四个数据状态和两页数据的例子，但是所教导的概念可以应用于具有多于或少于四个状态和不同于两页的其他实现方式。例如，图5a-d讨论了具有三页的实施例：较低页、中间页和较高页。

[0160] 图18是描述对非易失性存储器编程的方法的一个实施例的流程图。在一个实现方式中，在编程之前(按块或其他单位)擦除存储元件。在步骤1800中，由控制器发出“数据加载”命令，并且输入被控制电路1110接收。在步骤1805中，指定页地址的地址数据从控制器或主机输入到解码器1114。在步骤1810中，被寻址的页的一页编程数据被输入到数据缓存器用于编程。该数据被锁存在合适的锁存器集中。在步骤1815中，由控制器向状态机1112发出“编程”命令。

[0161] 被“编程”命令触发，使用被施加到合适的所选字线的图19的脉冲串(train)1900的阶梯编程脉冲，在步骤1810中锁存的数据将被编程到由状态机1112控制的所选存储元件中。在步骤1820中，编程电压VPGM被初始化为开始脉冲(例如，12V或其他值)，并且由状态机1112维持的编程计数器(PC)被初始化在0。在步骤183中，第一VPGM脉冲被施加到所选字线，以开始对与所选字线相关的存储元件编程。如果逻辑“0”被存储在特定数据锁存器中，表示相应存储器单元应该被编程，则相应位线接地。另一方面，如果逻辑“1”被存储在特定锁存器中，表示相应存储器单元应该保持在其当前数据状态，则相应位线连接到Vdd以禁止编程。

[0162] 在步骤1835中，验证所选存储器单元的状态。如果检测到所选存储元件的目标阈值电压已经达到合适的电平，则存储在相应数据锁存器中的数据改变为逻辑“1”。如果检测到阈值电压还未达到合适的电平，则存储在相应数据锁存器中的数据不改变。以此方式，具有存储在其相应数据锁存器中的逻辑“1”的位线不需要被编程。当所有数据锁存器存储逻辑“1”时，状态机(经由上述线或型机制)得知所有的所选存储元件都已经被编程。在步骤1840中，检查所有的数据锁存器是否存储逻辑“1”。如果所有数据锁存器存储逻辑“1”，则编程过程完成且成功，因为所有的所选存储元件已被编程和验证。在步骤1845中报告“通过”(PASS)的状态。

[0163] 如果在步骤1840中确定不是所有数据锁存器都存储逻辑“1”，则编程过程继续。在步骤1850中，针对编程限制值PCmax检查编程计数器PC。编程限制值的一个例子是20；
但是，也可以使用其他值。如果编程计数器PC不小于PCmax，则编程过程已经失败，并且在步骤1855中报告状态“失败”(FAIL)。如果编程计数器PC小于PCmax，则在步骤1860中，VPGM增加步长大小，并且编程计数器PC递增。然后过程循环回到步骤1830，以施加下一VPGM脉冲。

[0164] 图19描绘了在编程期间施加到非易失性存储元件的控制栅极的示例脉冲串1900，以及在脉冲串期间发生的升压(boost)模式下的切换(switch)。脉冲串1900包括被施加到选择用于编程的字线的一系列编程脉冲1905、1910、1915、1920、1925、...。在一个实施例中，编程脉冲具有电压VPGM，该电压VPGM开始于12V，并对于每个连续的编程脉冲以例如0.5V的增量而增加，直至达到最大20V。在编程脉冲之间是验证脉冲。例如，验证脉冲集1906包括三个验证脉冲。在一些实施例中，对于数据要编程到的每个状态，例如状态A、B和C，可以有一个验证脉冲。在其他实施例中，可以有更多或更少的验证脉冲。每个集合中的验证脉冲可以具有例如Vva、Vvb和Vvc(图16)或Vvb’(图17a)的幅度。

[0165] 如所述，施加到字线以实现升压模式的电压在发生编程时被施加，例如，在编程脉冲之前或编程脉冲期间被施加。实践中，可以稍微在每个编程脉冲之前启动升压模式的升压电压，并在每个编程脉冲之后移除。另一方面，在例如发生在两个编程脉冲之间的验证过程期间，不施加升压电压。而是，一般小于升压电压的读取/验证电压被施加到未选字线。在当前被编程的存储元件的阈值电压正与验证电平相比较时，读取电压具有足够维持NAND串中先前被编程的存储元件导通的幅度。

[0166] 已经为了例示和描述的目的给出了本发明的前述详细说明。不意图它是穷尽的或将本发明限制到所公开的精确形式。根据以上教导，许多修改和变化是可能的。选择所描述的实施例以便最好地解释本发明的原理及其实践应用，从而使得本领域技术人员能够在各种实施例中并使用适合于预期的特定使用的各种修改来最好地利用本发明。意图由所附权利要求限定本发明的范围。