本发明公开了一种可动态校准的高精度步进延迟产生方法，涉及电子技术，该方法是基于可编程延迟芯片和高稳定度晶体振荡器以及FPGA技术实现的，利用数字锁相技术将可编程延迟芯片的延迟值与高稳定度的参考时基信号进行比对，从而实现了可编程延迟芯片的延迟值的校准。由于可编程延迟芯片的步进延迟与总的延迟范围之间相互制约，采用高稳定度晶体振荡器与可编程延迟芯片相结合，实现大量程、小步进量、高精度的延迟输出。本发明方法可为雷达信号采集中的等效采样提供发射和采样时序，使用范围广、测试精度高。
1.一种可动态校准的高精度步进延迟产生方法，使用可编程延迟芯片SY89297U、FPGA及高稳定度晶体振荡器；其特征在于，包括：a)将高稳定度晶体振荡器的输出信号连接至FPGA的一个公共时钟端，以高稳定度晶体振荡器的周期为参考时基，在FPGA内部利用PLL锁相环产生一个高频的周期信号，该高频的周期信号为标准参考信号，该标准参考信号周期为Tref；
b)通过适当配置使Tref小于可编程延迟芯片SY89297U的延迟最大值，通过测量延迟步进量的实际值Δτ2，动态修正所设定的延迟量；
c)同时，利用标准参考信号的周期Tref和可编程延迟芯片SY89297U延迟可编程特性，在可编程延迟芯片SY89297U的延迟最大值的基础上，扩展步进延迟脉冲的延迟时间量程，将延迟时间量程扩展到数百ns，以适用于许多超宽带雷达的应用背景中；
其中，所述通过测量延迟步进量的实际值Δτ2，动态修正所设定的延迟量，包括：
步骤一、先将延迟量Td表示为Td＝NTref+τ1，其中N为非负整数；τ1为小于Tref的延迟量，由可编程延迟芯片SY89297U实现；Tref为根据高稳定度晶体振荡器的周期和PLL锁相环产生的所述标准参考信号的周期；
步骤二、按理想情况设置所要求的延迟量的理想值τ1，设τ1＝k1Δτ1，k1为非负整数；
步骤三、在FPGA内设置周期信号产生的通路，产生一个周期信号，使得周期T＝Tc+2τ2，Tc为FPGA电路延迟常量，τ2为所设置延迟量的理想值τ1的实测值；
步骤四、根据高稳定度晶体振荡器的周期和PLL锁相环产生的标准参考信号的周期Tref，测量计算出步骤三中周期信号的周期T，从而计算出τ2，计算出延迟步进量的实际值Δτ2；
步骤五、计算延迟量的实测值τ2与理想值τ1之间的误差，若τ2-τ1≥Δτ2，则该误差通过调整步骤二中的k1值进一步减小；否则，误差τ2-τ1＜Δτ2，已达到精度范围要求。
2.如权利要求1所述的产生方法，其特征在于，所述可编程延迟芯片SY89297U的延迟最大值，为4ns到5ns之间。
3.如权利要求1所述的产生方法，其特征在于，所述使Tref小于可编程延迟芯片SY89297U的延迟最大值，是高稳定度晶体振荡器的输出信号连接至FPGA的一个公共时钟端，对FPGA内部的PLL锁相环高速时钟管理部分进行编程，使其产生一个稳定度与高稳定度晶体振荡器的输出信号同等级别的高速周期信号，作为所述标准参考信号；通过设置PLL锁相环分频比使所述标准参考信号周期小于可编程延迟芯片SY89297U的延迟最大值。
4.如权利要求1所述的产生方法，其特征在于，所述高稳定度晶体振荡器是采用稳定度高于0.1ppm的温补晶振。
5.一种实现如权利要求1所述的产生方法的电路，是实现等效取样的取样时序产生电路；其特征在于，包括时序控制电路、步进延迟脉冲产生部分、延迟校准部分、高速时钟管理部分；其中，时序控制电路与上位机、步进延迟脉冲产生部分、延迟校准部分、高速时钟管理部分电连接，用于控制步进延迟脉冲产生、延迟校准部分、高速时钟管理部分，同时用于与上位机通讯的数据传输，完成相关寄存器的访问；
步进延迟脉冲产生部分、高速时钟管理部分分别与延迟校准部分电连接；
步进延迟脉冲产生部分由时序控制电路控制，在工作模式下，产生延迟步进脉冲信号输出；在校准模式下，产生用于校准的周期信号，并将此周期信号送至延迟校准部分；
高速时钟管理部分与高稳定度晶体振荡器信号输出端电连接；
延迟校准部分在时序控制电路控制下，在校准模式下生成校准结果；
其中，所述步进延迟脉冲产生部分包括：FPGA、可编程延迟芯片SY89297U，FPGA内部有逻辑部件2选1器件；可编程延迟芯片SY89297U，编程通过三根串行编程线实现，FPGA发往SY89297U待延迟的LVDS差分信号，SY89297U发往FPGA已延迟的LVDS差分信号；2选
1器件根据整个设备工作的模式进行选择，当工作在校准模式时，待延迟的LVDS差分信号是已延迟的LVDS差分信号经过取反得到，即形成一个振荡的周期信号，该周期信号反映了SY89297U设定的延迟时间，将此周期信号送至延迟校准部分与高稳定度的高速时钟信号进行比对，从而达到校准的目的；当工作在工作模式时，待延迟的LVDS差分信号来自时序控制部分，经过可编程延迟芯片延迟后为已延迟的LVDS差分信号，再经过延迟补偿电路后作为延迟步进脉冲信号输出至延迟校准部分；
所述步进延迟脉冲产生部分的可编程延迟芯片SY89297U与FPGA内部的二选一开关的S1输入端相连，输入信号的常态电平为低，有效的触发信号是高电平的脉冲；模式控制信号由时序控制电路中的工作/校准模式设置寄存器设置，模式控制信号为低电平时，电路工作于正常的工作模式，二选一开关的输出端D的状态与S1输入端相同；模式控制信号为高电平时，电路工作于校准模式，二选一开关的输出端D的状态与S2输入端相同，电路中的异或门等效为一个非门，形成了反馈，从而产生了一个周期信号，周期T＝Tc+2τ2，其中Tc为FPGA电路延迟常量，在校准模式下，该周期信号将送至周期测量电路进行测量；
所述延迟校准部分包括：校准结果生成电路，事件计数器，时间计数器；事件计数器对来自步进延迟脉冲产生部分的周期信号进行计数，时间计数器对来自PLL锁相环的高速时钟信号进行计数；两个计数器的计数结果均进入校准结果生成电路，经过对两个信号的计数，计算出来自步进延迟脉冲产生部分的用于校准的周期信号的周期，得到可调延迟的延迟真实值，在时序控制部分的控制下，实现对延迟量的动态校准。
6.如权利要求5所述的电路，其特征在于，所述时序控制电路包括：与外部处理器的接口、工作/校准模式设置寄存器、延迟步进值寄存器、延迟步进值设置信号产生电路、延迟校准的结果寄存器、延迟校准设置寄存器及PLL锁相环高速时钟设置寄存器；
工作/校准模式设置寄存器、延迟步进值寄存器、延迟校准的结果寄存器、延迟校准设置寄存器及PLL锁相环高速时钟设置寄存器分别经与外部处理器的接口和上位机双向通讯；
延迟步进值寄存器输出端与延迟步进值设置信号产生电路电连接，延迟步进值设置信号产生电路输出端与步进延迟脉冲产生部分电连接。
可动态校准的高精度步进延迟产生方法
技术领域
[0001] 本发明涉及电子技术领域，是一种可动态校准的高精度步进延迟产生方法，可为雷达信号检测中的高速等效取样，提供发射机发射触发和接收机接收采样时序信号，提高雷达信号的测量精度。
背景技术
[0002] 时域系统信号取样分为两大类成熟方法：实时取样和等效取样，实时取样要求数模转换器(ADC)数模转换时间小于取样周期，受限于目前ADC技术的速度瓶颈，在高频雷达信号检测中，很少采用实时取样模式，而多采用顺序等长步进等效取样模式(下文简称等效取样)。等效取样利用了接收信号的周期性特点或准周期重复特点，在每个周期内仅进行一次取样，相邻的两个周期内取样相对时刻增加一个延迟等值的步进。步进延迟的精度直接影响着等效取样的精度，从而影响着工作在等效取样方式下的雷达的定位和成像精度。目前已经有许多产生步进延迟脉冲的方法，基于可编程延迟芯片的方法通常通过级联来增大量程，增加了系统的成本，并且缺乏可编程延迟芯片的校准过程。
发明内容
[0003] 本发明的目的是提供一种可动态校准的高精度步进延迟产生方法，能够产生具有4-5ps步进的延迟信号，延迟最大量程可达上百ns，可为雷达信号检测中的高速等效取样，提供发射机发射触发和接收机接收采样时序信号，提高雷达信号的测量精度。
[0004] 为达到上述目的，本发明的技术解决方案是：
[0005] 一种可动态校准的高精度步进延迟产生方法，使用SY89297U可编程延迟芯片、FPGA及高稳定度晶体振荡器；其包括：
[0006] a)将晶体振荡器的输出信号连接至FPGA的一个公共时钟端，以高稳定度晶体振荡器，(即采用稳定度高于0.1ppm的温补晶振)的周期为参考时基，在FPGA内部利用PLL产生一个高频的周期信号，该信号为标准参考信号，该信号周期为Tref；
[0007] b)通过适当配置使Tref小于可编程延迟芯片SY89297U的延迟最大值，通过测量延迟步进量的实际值Δτ2，动态修正所设定的延迟量；
[0008] c)同时，利用标准参考信号的周期Tref和可编程延迟芯片SY89297U延迟可编程特性，在可编程延迟芯片SY89297U的延迟最大值的基础上，扩展步进延迟脉冲的延迟时间量程，将延迟量程扩展到数百ns，以适用于许多超宽带雷达的应用背景中。
[0009] 所述的产生方法，其所述可编程延迟芯片SY89297U的延迟最大值，为4ns到5ns之间。
[0010] 所述的产生方法，其所述使Tref小于可编程延迟芯片SY89297U的延迟最大值，是高稳定度晶体振荡器的输出信号连接至FPGA的一个公共时钟端，对FPGA内部的PLL高速时钟管理部分进行编程，使其产生一个稳定度与高稳定度晶体振荡器的输出信号同等级别的高速周期信号，作为标准参考信号；通过设置PLL分频比使其周期小于可编程延迟芯片SY89297U的延迟最大值。
[0011] 所述的产生方法，其包括如下步骤：
[0012] 步骤一、先将延迟量Td表示为Td＝N Tref+τ1，其中N为非负整数；τ1为小于Tref的延迟量，由可编程延迟芯片SY89297U实现；Tref为根据高稳定度晶体振荡器的周期和PLL锁相环产生的标准参考信号的周期。
[0013] 步骤二、按理想情况设置所要求的延迟量τ1，设τ1＝k1Δτ1，k1为非负整数；
[0014] 步骤三、在FPGA内设置周期信号产生的通路，产生一个周期信号，使得周期T＝Tc+2τ2，Tc为FPGA电路延迟常量，τ2为所设置延迟量τ1的实测值；
[0015] 步骤四、根据晶体振荡器的周期和PLL锁相环产生的标准参考信号的周期Tref，测量计算出步骤三中周期信号的周期T，从而计算出τ2，计算出延迟步进量的实际值Δτ2；
[0016] 步骤五、计算延迟量的实测值τ2与理想值τ1之间的误差，若τ2-τ1≥Δτ2，则该误差通过调整步骤一中的k1值进一步减小；否则，误差τ2-τ1＜SY89297U的步进延迟Δτ2，已达到精度范围要求。
[0017] 一种所述的产生方法的电路，是实现等效取样的取样时序产生电路；其包括时序控制电路、步进延迟脉冲产生部分、延迟校准部分、高速时钟管理部分；其中，[0018] 时序控制电路与上位机、步进延迟脉冲产生部分、延迟校准部分、高速时钟管理部分电连接，用于控制步进延迟脉冲产生、延迟校准部分、高速时钟管理部分，同时用于与上位机通讯的数据传输，完成相关寄存器的访问；
[0019] 步进延迟脉冲产生部分、高速时钟管理部分分别与延迟校准部分电连接；
[0020] 步进延迟脉冲产生部分由时序控制电路控制，在工作模式下，产生延迟步进脉冲信号输出；在校准模式下，产生用于校准的周期信号，并将此周期信号送至延迟校准部分；
[0021] 高速时钟管理部分与晶体振荡器信号输出端电连接；
[0022] 延迟校准部分在时序控制电路控制下，在校准模式下生成校准结果。
[0023] 所述的产生方法的电路，其所述时序控制电路包括：与外部处理器的接口、工作/校准模式设置寄存器、延迟步进值寄存器、延迟步进值设置信号产生电路、延迟校准的结果寄存器、延迟校准设置寄存器及PLL高速时钟设置寄存器；
[0024] 工作/校准模式设置寄存器、延迟步进值寄存器、延迟校准的结果寄存器、延迟校准设置寄存器及PLL高速时钟设置寄存器分别经外部处理器的接口与上位机双向通讯；
[0025] 延迟步进值寄存器输出端与延迟步进值设置信号产生电路电连接，延迟步进值设置信号产生电路输出端与步进延迟脉冲产生部分电连接。
[0026] 所述的产生方法的电路，其所述步进延迟脉冲产生部分包括：FPGA器件、可编程延迟芯片SY89297U，FPGA内部有逻辑部件2选1器件；
[0027] 可编程延迟芯片SY89297U，编程通过三根串行编程线实现，FPGA发往SY89297U的待延迟的LVDS差分信号，SY89297U发往FPGA的已延迟的LVDS差分信号；2选1器件根据整个设备工作模式进行选择，当工作在延迟校准模式时，待延迟的LVDS差分信号是已延迟的LVDS差分信号经过取反得到，即形成一个振荡的周期信号，该周期信号反映了SY89297U设定的延迟时间，将此周期信号送至延迟校准部分与高稳定度的高速时钟信号进行比对，从而达到校准的目的；当整个设备工作在正常步进脉冲产生模式时，待延迟的LVDS差分信号来自时序控制部分，经过可编程延迟芯片延迟后为已延迟的LVDS差分信号，再经过其它相关的延迟补偿电路后作为延迟步进脉冲信号输出至延迟校准部分。
[0028] 所述的产生方法的电路，其所述延迟校准部分包括：校准结果生成电路，事件计数器，时间计数器；
[0029] 事件计数器对来自步进延迟脉冲产生部分的周期信号进行计数，时间计数器对来自PLL高速时钟信号进行计数；两个计数器的计数结果均进入校准结果生成电路，经过对两个信号的计数，计算出来自步进延迟脉冲产生部分的周期信号的周期，得到可调延迟的延迟真实值，在时序控制部分的控制下，实现对延迟量的动态校准。
[0030] 所述的产生方法的电路，其所述步进延迟脉冲产生部分的可编程延迟芯片SY89297U与FPGA内部的二选一开关的S1输入端相连，输入信号的常态电平为低，有效的触发信号是高电平的脉冲；模式控制信号由时序控制电路中的工作/校准模式设置寄存器设置，模式控制信号为低电平时，电路工作于正常的脉冲延迟工作模式，二选一开关的输出端D的状态与S1输入端相同；模式控制信号为高电平时，电路工作于校准模式，二选一开关的输出端D的状态与S2输入端相同，电路中的异或门等效为一个非门，形成了反馈，从而产生了一个周期信号，周期T＝Tc+2τ2，其中Tc为FPGA电路延迟常量，在校准模式下，该周期信号将送至周期测量电路进行测量。
[0031] 本发明的积极效果和优点：本发明基于高稳定度的晶体振荡器输出的稳定的时基信号周期与可编程延迟芯片延迟值进行比对，从而达到了动态校准的目的；另外采用SY89297U结合高速高稳定度的周期信号，有效地扩展了可调延迟的延迟输出范围。对检测与分析雷达的高速回波信号非常有用，为提高工作在等效取样方式下的雷达定位和成像精度提供技术支持。
附图说明
[0032] 图1为本发明可动态校准的高精度步进延迟产生方法工作原理框图；
[0033] 图2为本发明的时序控制部分原理框图；
[0034] 图3为本发明的步进延迟脉冲产生部分原理框图；
[0035] 图4为本发明的延迟校准部分原理框图；
[0036] 图5a为用于校准的周期信号产生原理图；
[0037] 图5b为图5a对应的波形示意图。
具体实施方式
[0038] 下面将结合附图对本发明方法加以详细说明，应指出的是，所描述的实施例仅旨在便于对本发明的理解，而对其不起任何限定作用。
[0039] 本发明的一种可动态校准的高精度步进延迟产生方法，针对现有技术存在的问题，采用高稳定度的晶振和PLL产生标准参考时基，对可编程延迟芯片的延迟步进量进行测量和校准；通过将标准参考时基和可编程延迟芯片的延迟步进量有机结合，扩展延迟量程。
[0040] 本发明的一种可动态校准的高精度步进延迟产生方法，包括时序控制、步进脉冲产生、PLL，延迟校准部分，其中：
[0041] 时序控制部分集成在FPGA内部，用于控制步进脉冲产生、PLL，延迟校准部分，同时用于与其它处理器相连。FPGA具备LVDS25电平和PLL；所产生的延迟信号延迟时间分辨率取决于可编程延迟芯片SY89297U的延迟步进量，假定Δτ1是延迟步进量的标称值，根据SY89297U的技术说明文档可知Δτ约为5ps，可编程的延迟最大值为1023Δτ1，在5ns左右；但在实际应用中，延迟步进量的实际值Δτ2与应用环境有关，往往会偏离标称值Δτ1。
[0042] 步进脉冲产生部分由可编程延迟芯片SY89297U和FPGA中部分电路组成，SY89297U是2008年7月刚刚投放市场的可编程延迟芯片，延迟通道有2个，延迟步长为10
4-5ps，可调的延迟值有2 ＝1024个，1片SY89297U的1个通道可调延迟范围在5ns左右，SY89297U具备级联功能，通过级联可以适当扩大总的可调延迟范围，结合FPGA内其它的高速高稳定度的周期信号，可以有效地扩展可调延迟的输出范围。
[0043] PLL采用FPGA中的时钟管理模块实现，高稳定度的晶体振荡器的输出信号一般在10MHz至50MHz之间，通过PLL可在FPGA内部获取上百兆的信号。
[0044] 考虑到可编程延迟芯片的延迟值随环境温度会发生变化，在产生步进脉冲前，会在FPGA内部利用延迟校准部分对延迟值进行校准，并将校准结果存储下来，通过FPGA上传给其它处理器，这些处理器在处理雷达信号时，将校准结果考虑进去，提高定位或成像精度。
[0045] 本发明的一种可动态校准的高精度步进延迟产生方法，可在工作过程中进行动态修正，对提高脉冲延迟信号的延迟精度有着指导作用，可有效地用于雷达回波信号的等效取样检测中。对于一个待产生的延迟脉冲信号，假设其延迟为Td，工作过程如下：
[0046] 第一步、先将Td表示为Td＝N Tref+τ1，其中N为非负整数；τ1为小于Tref的延迟量，由可编程延迟芯片SY89297U实现；Tref为根据高稳定度晶体振荡器的周期和PLL锁相环产生的标准参考信号的周期，通过设置FPGA内PLL的分频比，可以改变Tref取值。为了扩展整个系统的延迟最大量程，Tref应当小于单片可编程延迟芯片SY89297U的最大延迟值，根据对可编程延迟芯片SY89297U的大量实验发现SY89297U芯片的延迟相对偏差不会超过五分之一，将Tref设置为不大于SY89297U的最大延迟值(标称值)的五分之四的一个取值，即可满足本系统要求，例如SY89297U的最大延迟值(标称值)为5ns，设置Tref为4ns，可以满足本系统要求。
[0047] 第二步、根据可编程延迟芯片SY89297U的延迟步进量的标称值Δτ1，将延迟量τ1表示为τ1＝k1Δτ1，k1为非负整数。
[0048] 第三步、在FPGA内设置周期信号产生的通路，产生一个周期信号，使得周期T＝Tc+2τ2，τ2为所设置延迟量τ1的实测值，Tc为FPGA电路延迟常量；
[0049] 第四步、根据高稳定度晶体振荡器的周期和PLL锁相环产生的标准参考信号的周期Tref，测量计算出步骤三中周期信号的周期T，从而计算出τ2，计算出Δτ的实测值Δτ2；
[0050] 第五步、计算延迟量的实测值τ2与理想值τ1之间的误差，若τ2-τ1≥Δτ2，则该误差可以通过调整步骤二中的k1值进一步减小；否则，误差小于SY89297U的步进延迟Δτ2，已达到该方法的精度范围要求，这样产生的Td，延迟分辨率可达到ps两级，量程也很容易扩展。
[0051] 本发明的整体工作原理框图如图1所示，主要包括：时序控制部分1，步进延迟脉冲产生部分2，延迟校准部分3，高速时钟管理部分4。图1是从功能角度上，对完成各功能部分的划分，从物理结构上看，本发明主要由FPGA，高稳定度晶体振荡器，可编程延迟芯片SY89297U三大部分组成，高稳定度的晶振信号接入FPGA的公共时钟端，与SY89297U相连的FPGA的IO所工作区域供电为2.5V；由于SY89297U的步进延迟脉冲信号为LVDS差分信号，FPGA中与之相连的IO是LVDS差分对。
[0052] 步进延迟脉冲产生部分2与延迟校准部分3以及高速时钟管理部分4均受时序控制部分1控制，在时序控制部分1中编制了与上位机或其它处理器的数据接口。
[0053] 在具体的电路连接中，高稳定度晶体振荡器的输出信号连接至FPGA的一个公共时钟端，可以对FPGA内部的PLL高速时钟管理部分进行编程，使其产生一个稳定度与高稳定度晶体振荡器的输出信号同等级别的高速周期信号，作为标准参考信号，通过适当地设置PLL分频比可使其周期小于可编程延迟芯片SY89297U的延迟最大值
[0054] 图2为时序控制部分1原理框图，包括：与外部处理器接口11，工作/校准模式设置寄存器12，步进延迟值寄存器组13，步进延迟值设置信号产生电路14，延迟校准的结果寄存器15，延迟校准设置寄存器16，PLL高速时钟设置寄存器17组成。与外部处理器接口11负责与上位机或其它处理器进行数据通讯，包括上位机设置或读取FPGA中的某些功能寄存器的内容；外部的处理器通过外部处理器接口11可以访问工作/校准模式设置寄存器
12，决定现在的模式是正常工作模式还是校准模式；延迟值寄存器组13中包括延迟值寄存器、延迟值步进值寄存器，延迟值寄存器中存放着要传给SY89297U的设置值，延迟值步进值寄存器存放着可调延迟SY89297U的延迟步进变化值；延迟步进值设置信号产生电路14把延迟值寄存器的内容转换为适应于SY89297U编程的串行信号。延迟校准的结果寄存器
15存放延迟校准的结果；延迟校准设置寄存器16存放与校准过程相关的设置内容；PLL高速时钟设置寄存器17存放高速时钟信号的相关设置内容。
[0055] 图3为步进延迟脉冲产生部分2结构框图，由FPGA器件21和可编程延迟芯片22，可编程延迟芯片22是SY89297U，编程通过三根串行编程线23实现，FPGA发往SY89297U的待延迟的LVDS差分信号24，SY89297U发往FPGA的已延迟的LVDS差分信号25。2选1器件26，根据整个设备工作模式进行选择，当工作在延迟校准模式时，待延迟的LVDS差分信号24是已延迟的LVDS差分信号25经过取反得到，即形成一个振荡的周期信号，该周期信号反映了SY89297U设定的延迟时间，将此周期信号送至延迟校准部分3与高稳定度的高速时钟信号进行比对，从而达到校准的目的。当整个设备工作在正常步进脉冲产生模式时，信号24来自时序控制部分1，经过可编程延迟芯片22延迟后为信号25，再经过其它相关的延迟补偿电路后作为延迟步进脉冲信号输出。
[0056] 图4为延迟校准部分3结构图，其中，校准结果生成电路31，事件计数器32，时间计数器33。事件计数器32对来自步进延迟脉冲产生部分2的周期信号进行计数，时间计数器33对来自PLL高速时钟信号进行计数。两个计数器的计数结果均进入校准结果生成电路31，经过一段时间内对两个信号的计数，可以计算出来自步进延迟脉冲产生部分2的周期信号的周期，从而得到可调延迟的延迟真实值，达到校准的目的。在时序控制部分1的控制下，可实现对延迟量的动态校准。
[0057] 图5a为用于校准的周期信号产生原理图；更加详细地反映了图3所示的框图。图5a中的延迟芯片是可编程延迟芯片SY89297U，其余部分在FPGA内部实现。图中的输入信号接二选一开关的S1输入端，输入信号的常态电平为低，有效的触发信号是高电平的脉冲；
模式控制信号可由图2中模式设置寄存器设置，模式控制信号为低电平时，图5a所示电路工作于正常的脉冲延迟工作模式，二选一开关的输出端D的状态与S1输入端相同；模式控制信号为高电平时，图5a所示电路工作于校准模式，二选一开关的输出端D的状态与S2输入端相同，电路中的异或门等效为一个非门，形成了反馈，从而产生了一个周期信号，周期T＝Tc+2τ2，其中Tc为FPGA电路延迟常量，在校准模式下，该周期信号将送图4中的事件计数器进行测量。图5b为图5a对应的波形示意图，分别给出了正常的脉冲延迟工作模式和校准模式下输出信号波形的示意图。
[0058] 以上所述，仅为本发明中的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可理解想到的变换或替换，都应涵盖在本发明的包含范围之内，因此，本发明的保护范围应该以权利要求书的保护范围为准。
