串行闪存及其地址传输方法

摘要

本发明公开了一种串行闪存及其地址传输方法。串行闪存选择性地接收一第一存储器地址或一第二存储器地址，该第一存储器地址及该第二存储器地址分别具有一第一地址长度及一大于该第一地址长度的第二地址长度，若欲接收该第一存储器地址，则于地址时段内将第一存储器地址接收完毕，使得对应于第一存储器地址的数据自起始频率开始输出。地址传输方法包括：若欲接收该第二存储器地址，则于地址时段接收第二存储器地址的一部分；以及于等待时段接收第二存储器地址的另一部分，使得对应于第二存储器地址的数据自起始频率开始输出。

权利要求

1.一种存储器的地址传输方法，用以在一数据传输时段起始之前，透过一地址接收时段接收地址信息，且在该地址接收时段与该数据传输时段之间，有一等待时段，该地址传输方法包括：于该地址时段接收该地址信息的一部份；以及

于该等待时段的一部分时段，接收该地址信息的另一部分，该部分时段的长短依该地址信息的大小而定，使得该数据传输时段的起始时间维持不变。

2.根据权利要求1所述的地址传输方法，更包括：

一位于地址接收时段之前的命令接收时段，用以接收一操作命令。

3.根据权利要求1所述的地址传输方法，其中该地址信息包括m+n位，于该地址时段接收该地址信息的第1位至第m位，并于该等待时段接收该地址信息的第m+1位至第m+n位，该第1位为最低位(Least Significant Bit，LSB)，该第m+n位为最高位(Most Significant Bit，MSB)。

4.根据权利要求1所述的地址传输方法，其中该地址信息包括m+n位，于该地址时段接收该地址信息的第m+1位至第m+n位，并于该等待时段接收该地址信息的第1位至第m位，该第1位为一第二存储器地址的最低位(Least Significant Bit，LSB)，该第m+n位为该第二存储器地址的最高位(Most Significant Bit，LSB)。

5.一种存储器，包括：

一存储器阵列，含有多个可被一地址信息寻址的存储单元；以及

一接口，在一数据传输时段起始之前，于一地址接收时段，接收该地址信息的一部分，并于一介于该地址接收时段与该数据传输时段之间的等待时段，以其一部分时段接收该地址信息的另一部分，该部分时段的长短依地址信息的大小而定，使得该数据传输时段的起始时间维持不变。

6.根据权利要求5所述的存储器，其中该接口于一命令时段接收一操作命令，而启动该地址信息的接收。

7.根据权利要求5所述的存储器，其中该地址信息包括m+n位，该接口于该地址时段接收该地址信息的第1位至第m位，并于该等待时段接收该地址信息的第m+1位至第m+n位，该第1位为最低位(Least Significant Bit，LSB)，该第m+n位为最高位(Most Significant Bit，LSB)。

8.根据权利要求5所述的存储器，其中该地址信息包括m+n位，该接口于该地址时段接收该地址信息的第m+1位至第m+n位，并于该等待时段接收该地址信息的第1位至第m位，该第1位为最低位(Least Significant Bit，LSB)，该第m+n位为最高位(Most Significant Bit，LSB)。

9.根据权利要求5所述的存储器，更包括：

一串行/并行转换器，用以将自该接口串行输入的该地址信息转换为并行输出。

10.根据权利要求9所述的存储器，更包括：

一地址缓存单元；以及

一接口控制器，用以控制该地址缓存单元暂存并行输出的该地址信息。

说明书

串行闪存及其地址传输方法

技术领域

[0001] 本发明是有关于一种串行存储器，且特别是有关于一种串行闪存及其地址传输方法。

背景技术

[0002] 在现有的技术中，串行闪存(Serial Flash)技术被广泛地应用在各种电子产品中。串行式闪存经由频率信号接脚及芯片选择接脚分别接收频率信号及芯片选择信号，并经由输入输出接脚序列地接收操作指令与存储器地址及对应于存储器地址的数据。

[0003] 然而，传统串行闪存经输入输出接脚所接收的存储器地址的地址长度为24位，而24位仅能寻址到128M位的存储器空间。因此传统串行闪存的应用将受限于其所能寻址的存储器空间。

发明内容

[0004] 本发明是有关于一种串行闪存及其地址传输方法，其是于地址时段传送存储器地址的一部分，并于等待时段传送存储器地址的另一部份。如此一来，不仅能增加序列闪存所能寻址的存储器空间，更能维持数据输出的起始时间不变。

[0005] 根据本发明的一方面，提出一种串行闪存。串行闪存选择性地接收第一存储器地址或第二存储器地址，第一存储器地址及第二存储器地址分别具有第一地址长度及大于第一地址长度的第二地址长度。串行闪存包括存储器阵列以及一接口。若欲接收第一存储器地址，则接口于地址时段内将第一存储器地址接收完毕，使得对应于第一存储器地址的数据自起始频率开始输出。若欲接收该第二存储器地址，则接口于地址时段接收第二存储器地址的一部份，且接口于等待时段接收第二存储器地址的另一部份，使得存储器阵列中对应于第二存储器地址的数据自起始频率开始输出。第一存储器地址及第二存储器地址的地址长度分别为第一地址长度及第二地址长度。

[0006] 根据本发明的另一方面，提出一种串行闪存的地址传输方法。使用地址传输方法的串行闪存选择性地接收第一存储器地址或第二存储器地址，第一存储器地址及第二存储器地址分别具有第一地址长度及大于第一地址长度的第二地址长度，若欲接收该第一存储器地址，则于地址时段内将第一存储器地址接收完毕，使得对应于第一存储器地址的数据自起始频率开始输出。串行闪存的地址传输方法包括如下步骤：若欲接收该第二存储器地址，则于地址时段接收第二存储器地址的一部份，第一存储器地址及第二存储器地址的地址长度分别为第一地址长度及第二地址长度；以及于等待时段接收第二存储器地址的另一部份，使得对应于第二存储器地址的数据自起始频率开始输出。

[0007] 为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

附图说明

[0008] 图1绘示为串行闪存的外观示意图。

[0009] 图2绘示为串行闪存的方块图。

[0010] 图3绘示为串行闪存接收第一存储器地址的信号时序图。

[0011] 图4绘示为串行闪存接收第一存储器地址的示意图。

[0012] 图5绘示为串行闪存的地址传输方法的流程图。

[0013] 图6绘示为依照第一实施例的串行闪存接收第二存储器地址的信号时序图。

[0014] 图7绘示为依照第一实施例的串行闪存接收第二存储器地址的示意图。

[0015] 图8绘示为依照第二实施例的串行闪存接收第二存储器地址的信号时序图。

[0016] 图9绘示为依照第二实施例的串行闪存接收第二存储器地址的示意图。

[0017] 【主要元件符号说明】

[0018] 1：串行闪存

[0019] 11：接口

[0020] 12：输入缓冲器

[0021] 13：接口控制器

[0022] 14：串行/并行转换器

[0023] 15：地址缓存单元

[0024] 16：存储器阵列

[0025] 17：数据缓存单元

[0026] 111：芯片选择接脚

[0027] 112：频率信号接脚

[0028] 113～116：输入输出接脚

[0029] 117：电源接脚

[0030] 118：接地接脚

[0031] 510、520、530：步骤

[0032] A0～A27：位

[0033] BA：第一操作命令

[0034] CA：第二操作命令

[0035] CS：暂存芯片选择信号

[0036] D0～D7：数据

[0037] GND：接地电平

[0038] SCLK：频率信号

[0039] SI/SIO0、SO/SIO1、WP#/SIO2、HOLD#/SIO3：输入输出接脚信号[0040] ST：起始频率

[0041] T1：命令时段

[0042] T2：地址时段

[0043] T3：等待时段

[0044] VCC：电压电平

具体实施方式

[0045] 为了扩充串行闪存所能寻址的存储器空间，下述实施例提出一种串行闪存及其地址传输方法。串行闪存选择性地接收第一存储器地址或第二存储器地址，第一存储器地址及第二存储器地址分别具有第一地址长度及大于第一地址长度的第二地址长度。串行闪存包括存储器阵列及接口。若欲接收第一存储器地址，则接口于地址时段内将第一存储器地址接收完毕，使得对应于第一存储器地址的数据自起始频率开始输出。若欲接收第二存储器地址，则接口于地址时段接收第二存储器地址的一部份，接口于等待时段接收第二存储器地址的另一部份，使得存储器阵列中对应于第二存储器地址的数据自起始频率开始输出。第一存储器地址及第二存储器地址的地址长度分别为第一地址长度及第二地址长度。

[0046] 使用地址传输方法的串行闪存选择性地由第一地址长度寻址第一存储器空间或由大于第一地址长度的第二地址长度寻址第二存储器空间，若接收第一存储器地址或第二存储器地址，第一存储器地址及第二存储器地址分别具有第一地址长度及大于第一地址长度的第二地址长度，若欲接收该第一存储器地址，则于地址时段内将第一存储器地址接收完毕，使得对应于第一存储器地址的数据自起始频率开始输出。串行闪存的地址传输方法包括如下步骤：若欲接收该第二存储器地址，则于地址时段接收第二存储器地址的一部份，第一存储器地址及第二存储器地址的地址长度分别为第一地址长度及第二地址长度；以及于等待时段接收第二存储器地址的另一部份，使得对应于第二存储器地址的数据自起始频率开始输出。

[0047] 第一实施例

[0048] 请参照图1、图2、图3及图6，图1绘示为串行闪存的外观示意图，图2绘示为串行闪存的方块图，图3绘示为串行闪存接收第一存储器地址的信号时序图，图6绘示为依照第一实施例的串行闪存接收第二存储器地址的信号时序图。串行闪存1包括接口11、输入缓冲器12、接口控制器13、串行/并行转换器14、地址缓存单元(Address Latch)15、存储器阵列16及数据缓存单元(Data Latch)17。串行闪存1选择性地接收第一存储器地址或第二存储器地址，第一存储器地址及第二存储器地址分别具有第一地址长度及大于第一地址长度的第二地址长度。前述第一地址长度及第二地址长度分别例如为24位及28位。当接口11接收24位的存储器地址时，则可寻址128M位的存储器空间。当接口11接收28位的存储器地址时，则可寻址的存储器空间由原先的128M位的延伸为2G位的存储器空间。

[0049] 接口11包括芯片选择接脚111、频率信号接脚112、输入输出接脚113、输入输出接脚114、输入输出接脚115、输入输出接脚116、电源接脚117及接地接脚118。芯片选择接脚111及频率信号接脚112分别用以传输芯片选择信号CS及频率信号SCLK，而输入输出接脚113至116分别用以传输输入输出接脚信号SI/SIO0、输入输出接脚信号SO/SIO1、输入输出接脚信号WP#/SIO2及输入输出接脚信号HOLD#/SIO3。电源接脚117及接地接脚118分别用以耦接至电压电平VCC及接地电平GND。输入输出接脚信号SI/SIO0于命令时段T1传送操作命令BA。输入输出接脚信号SI/SIO0、输入输出接脚信号SO/SIO1、输入输出接脚信号WP#/SIO2及输入输出接脚信号HOLD#/SIO3于地址时段T2传送第一存储器地址A[23:0]或第二存储器地址A[27:0]的一部分，而于等待时段T3传送第二存储器A[27:0]的另一部分。输入输出接脚信号SI/SIO0、输入输出接脚信号SO/SIO1、输入输出接脚信号WP#/SIO2及输入输出接脚信号HOLD#/SIO3于数据输出时段T4传送对应于第一存储器地址或第二存储器地址的数据。

[0050] 输入缓冲器12被耦接至接口11、接口控制器13、串行/并行转换器14，并用以暂存芯片选择信号CS、频率信号SCLK、输入输出接脚信号SI/SIO0、输入输出接脚信号SO/SIO1、输入输出接脚信号WP#/SIO2及输入输出接脚信号HOLD#/SIO3。接口11接收芯片选择信号CS、频率信号SCLK、输入输出接脚信号SI/SIO0、输入输出接脚信号SO/SIO1、输入输出接脚信号WP#/SIO2及输入输出接脚信号HOLD#/SIO3。

[0051] 串行/并行转换器14用以将自接口11串行输入的第一存储器地址A[23:0]或第二存储器地址A[27:0]转换为并行输出，且第一存储器地址A[23:0]及第二存储器地址A[27:0]的地址长度分别为第一地址长度及第二地址长度。接口控制器13控制地址缓存单元15暂存并行输出的第一存储器地址A[23:0]或第二存储器地址A[27:0]，而数据缓存单元17用以暂存存储器阵列16中对应于第一存储器地址A[23:0]或第二存储器地址A[27:0]的数据，以供接口11于数据输出时段T4输出。第一存储器地址A[23:0]的最高位(Most Significant Bit，MSB)为位A23，而第一存储器地址A[23:0]的最低位(Least Significant Bit，LSB)为位A0。相似地，第二存储器地址A[27:0]的最高位(Most Significant Bit，LSB)为位A27，而第二存储器地址A[27:0]的最低位(Least Significant Bit，LSB)为位A0。

[0052] 请参照图3及图4，图4绘示为串行闪存接收第一存储器地址的示意图。若欲接收24位的第一存储器地址A[23:0]，则接口11于命令时段T1接收操作命令BA。操作命令例如为读取命令，而命令时段T1即为频率信号SCLK的第0至7个频率。接口11于地址时段T2内将第一存储器地址A[23:0]接收完毕，地址时段T2即为频率信号SCLK的第8至13个频率。于等待时段T3结束后，对应于第一存储器地址的数据D0～D7是自起始频率ST开始输出。等待时段T3即为频率信号SCLK的第14至19个频率，而起始频率ST即为频率信号SCLK的第20个频率。

[0053] 进一步来说，地址缓存单元15更包括多个缓存器152。当接口11于地址时段T2接收第一存储器地址A[23:0]时，第一存储器地址A[23:0]的位A23至A20是于频率信号SCLK的第8个频率储存至地址缓存单元15的缓存器152。接着，第一存储器地址A[23:0]的位A19至A16是于频率信号SCLK的第9个频率储存至地址缓存单元15的缓存器152。以此类推，第一存储器地址A[23:0]的位A15至A12、位A11至A8、位A7至A4及位A3至A0依序于频率信号SCLK的第10个频率、第11个频率、第12个频率及第13个频率储存至地址缓存单元15的缓存器152。

[0054] 请同时参照图5、图6及图7，图5绘示为串行闪存的地址传输方法的流程图，图7绘示为依照第一实施例的串行闪存接收第二存储器地址的示意图。串行闪存1的地址传输方法包括如下步骤：

[0055] 首先如步骤510所示，若欲接收28位的第二存储器地址A[27:0]，则接口11于命令时段T1接收操作命令BA，其中命令时段T1即为频率信号SCLK的第0至7个频率。接着如步骤520所示，接口11于地址时段T2接收第二存储器地址A[27:0]的一部份，如位A0至A20。地址时段T2即为频率信号SCLK的第8至13个频率。接着如步骤530所示，接口11于等待时段T3接收第二存储器地址A[27:0]的另一部份，如位A24至A27，使得存储器阵列16中对应于第二存储器地址A[27:0]的数据D0～D7自起始频率ST开始输出。等待时段T3即为频率信号SCLK的第14至19个频率，而起始频率ST即为频率信号SCLK的第
20个频率。不论是接收第一存储器地址A[23:0]或是第二存储器地址A[27:0]，输出对应于第一存储器地址A[23:0]的数据与输出对应于第二存储器地址A[27:0]的数据的起始时间不变。换言之，即便存储器地址的地址长度增加，也不会减少序列闪存的存取时间。

[0056] 当接口11于地址时段T2接收第二存储器地址A[27:0]的一部分时，第二存储器地址A[27:0]的位A23至A20是于频率信号SCLK的第8个频率储存至地址缓存单元15的缓存器152。接着，第二存储器地址A[27:0]的位A19至A16是于频率信号SCLK的第9个频率储存至地址缓存单元15的缓存器152。以此类推，第一存储器地址A[27:0]的位A15至A12、位A11至A8、位A7至A4及位A3至A0依序于频率信号SCLK的第10个频率、第11个频率、第12个频率及第13个频率储存至地址缓存单元15的缓存器152。当接口11于等待时段T3接收第二存储器地址A[27:0]另一部份时，第二存储器地址A[27:0]的位A24至A27是于频率信号SCLK的第14个频率储存至地址缓存单元15的缓存器152。

[0057] 第二实施例

[0058] 请同时参照图8及图9，图8绘示为依照第二实施例的串行闪存接收第二存储器地址的信号时序图，图9绘示为依照第二实施例的串行闪存接收第二存储器地址的示意图。第二实施例与第一实施例不同之处在于：第一实施例是先于地址时段接收第二存储器地址A[27:0]的位A0至A23，再于等待时段T3接收第二存储器地址A[27:0]的位A24至A27。
而第二实施例是先于地址时段接收第二存储器地址A[27:0]的位A24至A27，再于等待时段T3接收第二存储器地址A[27:0]的位A0至A23。

[0059] 本发明上述实施例所揭露的序列闪存及其地址传输方法，具有多项优点，以下仅列举部分优点说明如下：

[0060] 一、增加序列闪存所能寻址的存储器空间。

[0061] 二、数据输出的起始时间不变。

[0062] 综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随后附的权利要求范围所界定的为准。