串行接口通用性能测试激励模块

摘要

本发明公开了串行接口通用性能测试激励模块，其中SOC芯片控制波特率的发生，并提供用于形成串行通信信号的信号源；共模信号产生模块将SOC芯片上两路D/A输出信号转换生成共模信号；差模信号产生与幅值控制模块，将SOC芯片串口输出的单端信号转换成差模信号，并控制差模信号幅值；差模信号与共模信号叠加模块将共模信号产生模块和差模信号产生与幅值控制模块产生的共模信号和差模信号得加叠加组成幅值可调的串行通信信号；串口协议芯片，所述串口协议芯片用于所述SOC芯片接收相应信号。本发明基于SOC技术，由SOC、门电路和运算放大器，数控电位器等电路组成，能实现波特率可编程和偏调，信号幅度可编程，字格式可编程。

权利要求

1.串行接口通用性能测试激励模块，其特征在于，所述激励模块包括：

SOC芯片，所述SOC芯片控制波特率的发生，并提供用于形成串行通信信号的信号源；

所述SOC芯片使用SOC芯片中自动重装载的16位计数器或定时器作为波特率的发生器；

共模信号产生模块，所述共模信号产生模块将所述SOC芯片上两路D/A输出信号转换生成共模信号；

差模信号产生与幅值控制模块，所述差模信号产生与幅值控制模块将所述SOC芯片串口输出的单端信号转换成差模信号，并控制差模信号幅值；

差模信号与共模信号叠加模块，所述差模信号与共模信号叠加模块将所述共模信号产生模块和差模信号产生与幅值控制模块产生的共模信号和差模信号叠加组成幅值可调的串行通信信号；

串口协议芯片，所述串口协议芯片用于将输入的差分串行通信信号转换成单端串行通信信号后，传送给SOC芯片接收相应信号。

2.根据权利要求1所述的串行接口通用性能测试激励模块，其特征在于，所述SOC芯片使用锁相环用于倍增内部振荡器或外部时钟源的频率，以获得所需的产生相应波特率的时钟。

3.根据权利要求1所述的串行接口通用性能测试激励模块，其特征在于，所述共模信号产生模块包括减法器和运算放大电路，所述减法器对信号处理后，传至所述运算放大电路，所述运算放大电路对信号进行放大形成共模信号。

4.根据权利要求1所述的串行接口通用性能测试激励模块，其特征在于，所述差模信号产生与幅值控制模块包括非门芯片、数字电位器以及跟随器，所述非门芯片将信号转换成差分信号，所述数字电位器对差分信号进行分压，再经所述跟随器输出。

5.根据权利要求1所述的串行接口通用性能测试激励模块，其特征在于，所述差模信号与共模信号叠加模块采用正相侧的模拟加法器。

说明书

串行接口通用性能测试激励模块

技术领域

[0001] 本专利涉及电子设备串行通行测试技术，特别是串行通信性能测试激励的提供技术。

背景技术

[0002] 目前已有的串行通信测试模块，无论是商用模块，或自研模块，都只能进行产品的功能测试，无法进行性能测试。性能测试的基本项目包括：电气性能测试及字和信息的格式测试。

[0003] 现有的通信测试模块，串行通信硬件接口采用通信协议芯片，输出的串行信号(能提供的激励信号)幅度为2v-6v，而且幅度不可调。而性能测试要求的激励信号的最小幅度为200mv,且幅度可进行步进为10mv的微调。

[0004] 现有的串行测试模块，只提供固定的波特率且波特率无法进行微调。而性能测试，要求波特率在该波特率－3%～＋3%容限范围内可编程。

[0005] 因此，如何为串行通信的性能测试提供可程控的激励信号，是本领域亟需解决的问题。

发明内容

[0006] 本发明针对现有串行通信测试模块只能进行产品的功能测试，并且只提供固定的波特率且波特率无法进行微调的问题，而提供一种串行接口通用性能测试激励模块，该模块可以为串行通信的性能测试提供可程控的激励信号，能够满足串行通信性能测试的激励要求。

[0007] 为了达到上述目的，本发明采用如下的技术方案：

[0008] 串行接口通用性能测试激励模块，包括：

[0009] SOC芯片，所述SOC芯片控制波特率的发生，并提供用于形成串行通信信号的信号源；

[0010] 共模信号产生模块，所述共模信号产生模块将所述SOC芯片上两路D/A输出信号转换生成共模信号；

[0011] 差模信号产生与幅值控制模块，所述差模信号产生与幅值控制模块将所述SOC芯片串口输出的单端信号转换成差模信号，并控制差模信号幅值；

[0012] 差模信号与共模信号叠加模块，所述差模信号与共模信号叠加模块将所述共模信号产生模块和差模信号产生与幅值控制模块产生的共模信号和差模信号叠加组成幅值可调的串行通信信号；

[0013] 串口协议芯片，所述串口协议芯片用于所述SOC芯片接收相应信号。

[0014] 在本发明的一优选实例中，所述SOC芯片使用SOC芯片中自动重装载的16位计数器或定时器作为波特率的发生器。

[0015] 进一步的，所述SOC芯片使用锁相环用于倍增内部振荡器或外部时钟源的频率，以获得所需的产生相应波特率的时钟。

[0016] 在本发明的另一优选实例中，所述共模信号产生模块包括减法器和运算放大电路，所述减法器对信号处理后，传至所述运算放大电路，所述运算放大电路对信号进行放大形成共模信号。

[0017] 进一步的，所述差模信号产生与幅值控制模块包括非门芯片、数字电位器以及跟随器，所述非门芯片将信号转换成差分信号，所述数字电位器对差分信号进行分压，再经所述跟随器输出。

[0018] 进一步的，所述差模信号与共模信号叠加模块采用正相侧的模拟加法器。

[0019] 根据上述技术方案形成的本发明可以为串行通信的性能测试提供可程控的激励信号。

[0020] 本发明基于SOC技术，由SOC、门电路和运算放大器，数控电位器等电路组成，能实现波特率可编程和偏调，信号幅度可编程，字格式可编程。

[0021] 使用该模块进行性能测试，有利于控制被测产品的质量。

[0022] 目前市场上没有此类通信测试模块，该模块可满足串行通信性能测试的激励要求。

[0023] 与使用任意波形发生器一类技术方案相比，该模块体积小，适用性强，编程简单，使用方便， 成本低廉。

[0024] 本发明的技术指标如下：

[0025] 波特率可编程范围： 9600～115200；

[0026] 波特率容限可编程范围：－3%～+3%；

[0027] 波形幅度可编程范围： 200mV～6V，步进10mV；

[0028] 字格式可编程范围：字长、校验位、停止位。

附图说明

[0029] 以下结合附图和具体实施方式来进一步说明本发明。

[0030] 图1为本发明的原理图。

[0031] 图2为差模信号的产生与幅值控制电路图。

[0032] 图3为数字电位器的电路连接图。

[0033] 图4为幅度可编程的共模信号的产生电路图。

[0034] 图5为共模信号叠加电路图。

[0035] 图6为PLL 的原理框图。

具体实施方式

[0036] 为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。

[0037] 参见图1，本发明提供的串行接口通用性能测试激励模块基于SOC技术，其包括SOC芯片100、共模信号产生模块200、差模信号产生与幅值控制模块300、差模信号与共模信号叠加模块400以及串口协议芯片500。

[0038] 其中SOC芯片提供用于形成串行通信信号的信号源，同时控制波特率的发生。SOC芯片使用SOC中自动重装载的16位计数器或定时器作为波特率的发生器。为了提高波特率的精度，使用锁相环（PLL），用于倍增内部振荡器或外部时钟源的频率，以获得所需的产生相应波特率的时钟。

[0039] 共模信号产生模块200将SOC芯片100上两路D/A输出信号转换生成共模信号。

[0040] 差模信号产生与幅值控制模块300将SOC芯片100串口输出的单端信号转换成差模信号，并控制差模信号幅值。

[0041] 差模信号与共模信号叠加模块400将共模信号产生模块200和差模信号产生与幅值控制模块300产生的共模信号和差模信号得加叠加组成幅值可调的串行通信信号。

[0042] 串口协议芯片500用于将输入的差分串行通信信号转换成单端串行通信信号后，传送给SOC芯片接收相应信号。

[0043] 基于上述，本发明的具体实施如下：

[0044] 差模信号的产生以及幅值的控制

[0045] 参见图1至图3，本发明中的差模信号产生与幅值控制模块300包括非门芯片、数字电位器以及跟随器等几个部分。该模块将SOC串口输出的单端信号用非门芯片（如图2所示）转换成输出低电平近似为0V高电平近似为5V的差分信号，再由数字电位器分压，然后信号经运放组成的跟随器输出。

[0046] 本发明中利用数字电位器进行分压时，其分压比由I2C总线控制电位器X9241实现（如图3所示）。

[0047] X9241提供一个八阵列串联起来的机构。即，一个阵列的六十三个电阻元件可以与一个相邻阵列的电阻元件串联起来。

[0048] 参见图3，为了提高差动信号幅值的可调精度，现将该电位器的四个电阻阵列串连起来，实现电阻阵列的256选一的开关。

[0049] 共模信号的产生以及幅值的控制

[0050] 参见图4，共模信号产生模块包括减法器和运算放大电路，其产生的共模信号的幅值也通过编程实现可调。该模块形成的共模信号由两路A/D转换电路，经减法器后，由运算放大电路放大实现。

[0051] 差模信号与共模信号的叠加

[0052] 要完整实现波形幅值可变必须要在差模信号上叠加共模信号，在该模块中，使用了正相侧的模拟加法器（如图5所示）。加法器一般用反相放大器实现，由于应用中输出信号在叠加时不能因反相而变成负电平，所以在该模块中设计了同相输入的加法器。

[0053] 波特率的控制

[0054] 为了满足波特率容限测试的要求，本发明选用C8051F120高速SOC单片机本身自带的串行通信口UART0，UART0口提供四种工作方式如表1所示：

[0055] 表 1 UART口的工作方式

[0056]方式同步性 波特率发生器时钟源 数据位 起始/停止位
0 同步 SYSCLK/12 8 无
1 异步 定时器1或定时器2溢出 8 一个起始位，一个停止位
2 异步 SYSCLK/32或SYSCLK/64 9 一个起始位，一个停止位
3 异步 定时器1或定时器2/4溢出 9 一个起始位，一个停止位

[0057] 为了实现高精度波特率可调，须选择方式1或方式3。方式1或方式3的波特率是定时器溢出时间的函数。UART0可以使用定时器1或定时器2工作在自动重装载方式产生波特率（其中，TX 和RX 时钟可以分别选择）。

[0058] 定时器1在用于波特率发生器时，应被配置为自动重装载的8位计数器或定时器。定时器2在用于波特率发生器时，可被配置为自动重装载的16位计数器/定时器。

[0059] 为了达到更高的精度，本发明选择定时器2作为UART1的波特率发生器。每次定时器发生溢出时向波特率电路发送一个时钟脉冲。

[0060] 系统时钟和保存在捕捉寄存器中的重载值的组合决定波特率，计算公式如下：

[0061] ，

[0062] 其中：[RCAP2H:RCAP2L]是捕捉寄存器的值。

[0063] 为了进一步提高波特率的精度，本发明使用锁相环（PLL），用于倍增内部振荡器或外部时钟源的频率，以获得所需的产生波特率的时钟。

[0064] PLL电路被设计为能从5MHz和30MHz之间的一个分频参考频率产生25MHz 和100MHz 之间的CPU工作频率。

[0065] 参见图6，本发明中的PLL主要包括相位/频率检测器、环路滤波器、电流控制振荡器以及相应的寄存器PLLOCN、PLLOFLT、PLLODIV、PLLOMUL，其相应的功能都为本领域技术人员熟知技术，清楚不加以赘述；具体连接关系如图6所示。

[0066] 运行时，参考时钟在进入PLL电路之前被分频，分频系数由PLL预分频寄存器PLL0DIV的PLLM4-0 位的内容决定，PLL电路将分频后的参考时钟乘以保存在PLL0MUL寄存器中的倍频系数。PLL的输出频率由下面的方程设定：

[0067] 。

[0068] 基于上述具体的实施方案形成的串行接口通用性能测试激励模块，进行串行通信性能测试过程如下：

[0069] 给串行接口通用性能测试激励模块供电，将被测设备的串行接口与通用性能测试激励模块的串行接口连接，运行驻留在SOC芯片内的软件。SOC芯片自带两个串口，第一个串口作为串行通信性能测试的信号源，第二个串口经过MAX232协议芯片，产生RS232通信信号用于与上位进行通信。该通用性能测试激励模块的任何动作都是通过该RS232口由上位机命令进行控制的。

[0070] 具体SOC软件的运行过程如下：接收上位机命令字，通过解析上位机命令字可进行各项操作，如进行波特率的编程和偏调，信号幅度的编程，字格式的编程，以及将设定好格式的字节发送给被测设备。同时SOC芯片接收来自被测设备的串行信号。通过SOC软件回传给上位机。上位机便可通过接收的RS232信号，判定与被测设备通信是否成功。

[0071] 以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。