基于FPGA的VIP模块的FT测试方法

摘要

基于FPGA的VIP模块的FT测试方法，在FPGA中设计一个发送数据模块；将LCDC的VSYNC取反，作为FPGA送出数据的时序；FPGA送出CCIR656或YUV422格式的数据给VIP采样，VIP采样的时序和发送数据的时序是一致的；将采样到的数据和发送的数据对比，测试VIP是否正常工作。本发明能灵活的实现任何的数字电路，摆脱模拟信号的干扰，减少受制于专用芯片的束缚，来辅助待测芯片的FT测试。

权利要求

1.基于FPGA的VIP模块的FT测试方法，该VIP模块即视频信号输入处理器，其特征在于：包括如下步骤：步骤100：在FPGA中设计一个发送数据模块；

步骤200：将LCDC的VSYNC取反，作为FPGA中所述发送数据模块发送数据的时序；

步骤300：FPGA中所述发送数据模块发送CCIR656或YUV422格式的数据，VIP模块采样的时序和发送数据的时序是一致的；

步骤400：将采样到的数据和发送的数据对比，测试VIP是否正常工作；所述步骤400中将采样到的数据和发送的数据进行对比时，只需要把采样到的数据和发送的数据分别读出到两个数组中，对这两个数组进行对比。

2.基于FPGA的VIP模块的FT测试方法，该VIP模块即视频信号输入处理器，其特征在于：包括如下步骤：步骤100：在FPGA中设计一个发送数据模块；

步骤200：将LCDC的VSYNC取反，作为FPGA中所述发送数据模块发送数据的时序；

步骤300：FPGA中所述发送数据模块发送CCIR656或YUV422格式的数据，VIP模块采样的时序和发送数据的时序是一致的；

步骤400：将采样到的数据和发送的数据对比，测试VIP是否正常工作；

所述步骤400中将采样到的数据和发送的数据进行对比时，在FPGA中嵌入ARM9处理器，将采样到的数据存入memory的某个地址段中，对比时从发送的数据和采样到数据的首地址开始比较。

说明书

基于FPGA的VIP模块的FT测试方法

【技术领域】

[0001] 本发明涉及芯片测试技术，具体是指一种基于FPGA的VIP模块的FT测试方法。【背景技术】

[0002] IC封装后出厂前的测试为FT(final test)测试。FT测试包括LCDC、VIP、I2S等模块的测试。

[0003] VIP模块(Video Input Processor，视频信号输入处理器)，它是一个可以将多种视频信号转化成各种格式的信号处理器。

[0004] 现有技术中VIP模块的测试方法：把LCD的RGB时序中的VSYNC取反，得到的时序刚好与VIP的时序完全一致，因此利用这点，让LCD控制器产生VSYNC取反的RGB时序，通过VIP采集LCD数据线，比较LCD控制器送出的数据和VIP采到的数据就能够验证LCD模块和VIP模块是否工作正常了。

[0005] 现有技术的测试方法的缺点是当LCDC或VIP模块任何一部分存在问题时，都不能测试出另外的一个模块功能是否正确。也就说如果VIP模块功能不正常，不能测试出LCDC模块功能是否正常；反过来当LCDC模块功能异常时，也不能测试出VIP模块功能是否正常，这样芯片的最终测试良率会受到比较大的影响。现在把这两个单独分开测试避免了这个情况，从而提高了测试良率。【发明内容】

[0006] 本发明所要解决的技术问题在于提供一种基于FPGA的VIP模块的FT测试方法，该方法能灵活的实现任何的数字电路，摆脱模拟信号的干扰，减少受制于专用芯片的束缚，来辅助待测芯片的FT测试。

[0007] 本发明采用以下技术方案来解决上述技术问题：

[0008] 基于FPGA的VIP模块的FT测试方法，包括如下步骤：

[0009] 步骤100：在FPGA中设计一个发送数据模块；

[0010] 步骤200：将LCDC的VSYNC取反，作为FPGA送出数据的时序；

[0011] 步骤300：FPGA送出CCIR656或YUV422格式的数据给VIP采样，VIP采样的时序和发送数据的时序是一致的；

[0012] 步骤400：将采样到的数据和发送的数据对比，测试VIP是否正常工作。

[0013] 所述步骤400中将采样到的数据和发送的数据进行对比时，只需要把两个文件的数据读出到两个数组中，对这两个数组进行对比。

[0014] 所述步骤400中将采样到的数据和发送的数据进行对比时，在FPGA中嵌入ARM9处理器，将采集到的数据存入memory的某个地址段中，对比时从发送数据和采集数据的首地址开始比较。

[0015] 本发明的优点在于：本发明能灵活的实现任何的数字电路，针对待测芯片的VIP模块设计合理的数据发送模块，摆脱模拟信号以及其他不相干信号的干扰，减少受制于专用芯片的束缚，来辅助待测芯片的FT测试。【附图说明】

[0016] 下面参照附图结合实施例对本发明作进一步的描述。

[0017] 图1是VIP模块测试示意图。【具体实施方式】

[0018] 请参阅图1，图1中的clk、hsync、rst、vsync是由待测芯片提供的输入控制信号，只要这四个信号的时序是正确的，那么就能产生正确的enable控制信号，enable信号是用来控制何时开始发送数据的。data_in[7..0]是由待测芯片提供的输入数据信号，VIP测试模块的数据位一共是8位。采集到的data_out[7..0]发送给待测芯片的VIP模块。是VIP模块测试步骤示意图。具体包括如下步骤：

[0019] 步骤100：在FPGA中设计一个发送数据模块；

[0020] 步骤200：将LCDC的VSYNC取反，作为FPGA送出数据的时序；

[0021] 步骤300：FPGA送出CCIR656或YUV422格式的数据给VIP采样，VIP采样的时序和发送数据的时序是一致的；

[0022] 步骤400：将采样到的数据和发送的数据对比，测试VIP是否正常工作。将采样到的数据和发送的数据进行对比时，只需要把两个文件的数据读出到两个数组中，对这两个数组进行对比。也可以在FPGA中嵌入ARM9处理器，将采集到的数据存入memory的某个地址段中，对比时从发送数据和采集数据的首地址开始比较。

[0023] 本发明能灵活的实现任何的数字电路，摆脱模拟信号的干扰，减少受制于专用芯片的束缚，来辅助待测芯片的FT测试。