高速收发器

摘要

本发明公开了一种高速收发器，包括时钟和数据恢复电路，该电路包括数据采集和转换检测模块、时钟恢复模块、COMMA检测模块及数据时序调整模块，其中，数据采集和转换检测模块采集输入差分信号且并行将其输入COMMA检测模块和时钟恢复模块；时钟恢复模块接收参考时钟信号及数据采集和转换检测模块输入信号并生成恢复字节时钟信号输入到COMMA检测模块；COMMA检测模块用以检测COMMA；数据时序调整模块接收COMMA检测模块的输入，并执行数据并行化，定义字节边界。本发明优点在于将COMMA检测整合至时钟和数据恢复电路且先于数据串行化，时间延迟减少，晶体管数量少，实用性强。

权利要求

1.一种高速收发器，包括时钟和数据恢复电路，其特征在于，该时钟和数据恢复电路包括数据采集和转换检测模块、时钟恢复模块、COMMA检测模块以及数据时序调整模块，其中，所述数据采集和转换检测模块用以采集输入差分信号，且并行将其输入COMMA检测模块和时钟恢复模块中；所述时钟恢复模块接收参考时钟信号以及数据采集和转换检测模块输入的信号，并生成恢复字节时钟信号输入到COMMA检测模块；所述COMMA检测模块分别与数据采集和转换检测模块、时钟恢复模块以及数据时序调整模块相连，且接收恢复字节时钟信号以及数据采集和转换检测模块传送的输入差分信号，并通过比较恢复字节时钟信号周期中的多个二进制比特和COMMA模式来检测COMMA；所述数据时序调整模块用以接收COMMA检测模块的输入，并执行数据并行化，定义一个字节边界；所述时钟恢复模块包括依序相连接的转换相位检测电路、相位校正器、鉴频鉴相器、电荷泵、低通滤波器以及压控振荡器；其中，所述转换相位检测电路接收数据采集和转换检测模块输入的信号并检测输入信号的相位转换；所述相位校正器接收相位转换并根据该相位转换产生频率或相位时钟信号；所述鉴频鉴相器接收相位校正器产生的频率或相位时钟信号，并根据频率或相位差产生充电放电信号；所述电荷泵接收鉴频鉴相器产生的充电放电信号，并根据该充电放电信号产生电荷泵信号；所述低通滤波器接收该电荷泵信号并通过其过滤高频噪声；所述压控振荡器接收低通滤波器过滤后的信号并生成恢复字节时钟信号；所述COMMA检测模块包括数据锁存单元和COMMA模式搜索单元；其中，所述数据锁存单元用以锁存多个二进制比特；所述COMMA模式搜索单元连接数据锁存单元，且用以搜索COMMA模式和检测COMMA。

2.根据权利要求1所述的高速收发器，其特征在于，所述电荷泵包括第一电荷泵和第二电荷泵；其中，第一电荷泵的两端分别与鉴频鉴相器和第二电荷泵连接；第二电荷泵则一端与第一电荷泵相连，另一端则连接于所述低通滤波器。

3.根据权利要求1所述的高速收发器，其特征在于，所述COMMA模式包括COMMA检测未被激活、正COMMA检测被激活、负COMMA检测被激活以及正COMMA和负COMMA检测被激活。

说明书

高速收发器

技术领域

[0001] 本发明涉及高速收发器技术领域，尤其是与利用改进式电路执行高速流量接收和传输的网络设备相关且用以减少数据接收/传输延迟的高速收发器。

背景技术

[0002] 高速收发器(SERDES)作为一种信号转换设备，其运用范围十分广泛，覆盖通讯、计算机、工业和储存等领域，且常运用在芯片与芯片/模块之间或者在背板/电缆上传输大量数据的系统中。

[0003] 在数据通讯或交换结构应用中，高速收发器作为实施整个体系结构的核心环节技术，为了降低系统的复杂性、简化系统的设计，高速收发器通常被设计成特定应用集成电路(ASIC)，并当作ASIC芯片中的一个嵌入式SERDES进行工作；其中，一个时钟和数据恢复(CDR)电路是SERDES接收端的关键电路，该电路用以跟踪传入数据的相位，以产生与输出数据同步的时钟信号(RBC)。但是，由于时钟信号和传入数据流的数据位之间关系不固定，所以在完成时钟和数据恢复过程后，还需要进行一次COMMA检测操作，以用来在每个“位边界”将传入位流划分成分离的数据信号。

[0004] 对于COMMA检测操作，传统的设计方法就是提供一个从时钟和数据恢复逻辑电路中分离出来的外部逻辑电路，但在外部逻辑电路中，对于数据COMMA检测的操作通常是需要至少三个甚至更多的时钟周期，因此在这样的情况下，采用独立逻辑算法不仅需要更多的接口开销(浪费系统资源)，而且COMMA检测本身所需的时钟周期也增加了接收和传输数据的时间延迟，进而大大降低了收发器速度。

[0005] 参照图1所示，其为传统收发器的功能框图。所述收发器包括发射器和接收器，其中，发射器包括并行数据接口、8B/10B编码器、串行化单元以及TX Clock PLL；所述接收器包括并行数据接口、10B/8B编码器、COMMA代码检测器、并行化单元以及RX Clock PLL。对于发射器的数据传输而言，并行数据位TD8.10与REFCCLK/TCB首先一同被输入到并行数据接口，其次，经过一个8B/10B编码器将8位并行数据转换为10位并行数据，以实现直流平衡数据流和增加数据转换的成功率，其中该成功率的增加是通过增加恢复字节时钟信号(来自接收器接收到的数据)被锁定至传输数据的可能性来实现的。

[0006] 再参阅图2中所示，在传统的收发器的系统配置中，COMMA检测电路是作为CDR电路外部的一个单独电路加以实施。一般来说，传统的COMMA检测电路主要用来检测COMMA字符，其包括连接到CDR的一个移位寄存器阵列(图中未示)。操作时，COMMA检测电路接收CDR中的并行数据，且将其锁存至移位寄存器，并进一步将其与一组COMMA字符进行位组合比较。当发现传入的并行数据和标准的COMMA字符中的一个匹配时，则意味着检测到一个COMMA。

[0007] 不过，该种COMMA检测方式存在一些缺点，具体如下：

[0008] 首先，由于需要使用多个时钟周期来完成一个COMMA检测操作过程，其中，在数据被并行化后，一个COMMA检测操作需要3至4个完整的时钟周期，且在该检测操作的过程中由于使用移位寄存器实施COMMA检测以锁存、对比和匹配数据位，并且其它数据处理功能为处于闲置状态，因此该种方式下必然会引起明显的时间延迟，系统性能亦将收到大大的影响。

[0009] 其次，由于需要使用许多移位寄存器，相应的亦需要更多的触发器电路，因此该种方式下增加了在集成电路设计和制造中使用的芯片面积，又，由于触发器电路数量的增加，其功耗和热耗散也对COMMA检测操作带来了限制。

[0010] 进一步，由于时间延迟的增加，配有上述传统COMMA检测器的收发器，尤其是对于必须满足时序要求、必须以更高速度工作的收发器而言，采用该种传统的COMMA检测器是难以满足时序要求。例如，一个以3.125Gbps的较快速度运行的收发器，其需要配有用于20位并行数据接口、156.25MHz频率的内部时钟，但对于一个有6.4ns时钟周期的逻辑比较电路而言，时序余量是非常紧张的，而对于使用312.5Mhz内部时钟的10位并行数据接口，COMMA检测器必须在3.2ns时钟周期内检测出一个COMMA。

[0011] 由于在传统系统配置的恢复时钟操作中考虑了抖动因素，故传统的COMMA检测提供的时序余量是非常紧张，往往满足不了逻辑设计的要求，且由于模拟和数字逻辑电路之间的边界接口不干净，传统COMMA检测器以及其系统配置还产生了另一个潜在问题，而发生这一潜在问题原因就是COMMA检测逻辑电路使用恢复时钟(RBC)作为一个寄存器的时钟源，因此，RBC的质量可直接影响到逻辑电路的性能，特别是RBC时钟抖动甚至会导致COMMA检测逻辑电路不满足触发器的建立或保持时间，且可以潜在地导致误码率(BER)。

[0012] 综上所述，目前普通收发器的并行总线设计已经远远无法满足实际的应用要求，其常规的系统配置中仍然存在技术上的一些局限性，即，很难满足时间的需求，技术上存在由COMMA检测操作所造成的明显时间延迟，收发器速度慢。

发明内容

[0013] 鉴于现有技术存在的问题，本发明的主要目的在于提供一种接收和传输数据的时间延迟小，收发速度快的高速收发器。

[0014] 为了实现上述目的，本发明采用了下述技术方案：

[0015] 所述高速收发器包括时钟和数据恢复电路，该电路中包括数据采集和转换检测模块、时钟恢复模块、COMMA检测模块以及数据时序调整模块，其中，所述数据采集和转换检测模块用以采集输入差分信号，且并行将其输入COMMA检测模块和时钟恢复模块中；所述时钟恢复模块接收参考时钟信号以及数据采集和转换检测模块输入的信号，并生成恢复字节时钟信号输入到COMMA检测模块；所述COMMA检测模块分别与数据采集和转换检测模块、时钟恢复模块以及数据时序调整模块相连，且接收恢复字节时钟信号以及数据采集和转换检测模块传送的输入差分信号，并通过比较恢复字节时钟信号周期中的多个二进制比特和COMMA模式来检测COMMA；所述数据时序调整模块用以接收COMMA检测模块的输入，并执行数据并行化，定义一个字节边界。

[0016] 进一步，所述时钟恢复电路包括依序相连接的转换相位检测电路、相位校正器、鉴频鉴相器、电荷泵、低通滤波器以及压控振荡器；其中，所述转换相位检测电路接收数据采集和转换检测模块输入的信号并检测输入信号的相位转换；所述相位校正器接收相位转换并根据该相位转换产生频率或相位时钟信号；所述鉴频鉴相器接收相位校正器产生的频率或相位时钟信号，并根据频率或相位差产生充电放电信号；所述电荷泵接收鉴频鉴相器产生的充电放电信号，并根据该充电放电信号产生电荷泵信号；所述低通滤波器接收该电荷泵信号并通过对其过滤高频噪声；所述压控振荡器接收低通滤波器过滤后的信号并生成恢复字节时钟信号。

[0017] 进一步，所述COMMA检测模块包括数据锁存单元和COMMA模式搜索单元；其中，所述数据锁存单元用以锁存多个二进制比特；所述COMMA模式搜索单元连接数据锁存单元，且用以搜索COMMA模式和检测COMMA。

[0018] 此外，在本发明所述高速收发器中，所述电荷泵包括第一电荷泵和第二电荷泵；其中，第一电荷泵的两端分别与鉴频鉴相器和第二电荷泵连接；第二电荷泵则一端与第一电荷泵相连，另一端则连接于所述低通滤波器。

[0019] 所述COMMA模式包括COMMA检测未被激活、正COMMA检测被激活、负COMMA检测被激活以及正COMMA和负COMMA检测被激活。

[0020] 本发明所述高速收发器具有以下优点：

[0021] 1)将COMMA检测整合为时钟和数据恢复电路的一部分，且先于数据串行化，大大减少了时间延迟，提高了收发器的速度，且该COMMA检测被设计在时钟和数据恢复电路的核心中，减少逻辑设计的不确定性。

[0022] 2)通过使用本发明提供的电路设计，实际应用时COMMA检测所需的晶体管数量会大大减少，增强了高速收发器设计的灵活性，极具实用价值。

附图说明

[0023] 图1为传统收发器的功能框图；

[0024] 图2为传统收发器COMMA检测的系统配置示意图；

[0025] 图3为本发明所述高速收发器中时钟和数据恢复电路的示意图；

[0026] 图4为本发明所述高速收发器COMMA检测的系统配置图；

[0027] 图5为本发明所述恢复字节时钟的时序图；

[0028] 图6为本发明所述COMMA检测操作的示意图。

具体实施方式

[0029] 下面结合附图以及具体实施例来对本发明所述高速收发器作进一步的详细说明。

[0030] 参照图3所示，所述时钟和数据恢复电路包括数据采集和转换检测模块10、时钟恢复模块20、COMMA检测模块30以及数据时序调整模块40。

[0031] 所述数据采集和转换检测模块10用以采集输入差分信号，且并行将其输入COMMA检测模块30和时钟恢复模块20中；

[0032] 所述时钟恢复模块20接收参考时钟信号以及数据采集和转换检测模块10输入的信号，并生成恢复字节时钟信号输入到COMMA检测模块30；

[0033] 所述COMMA检测模块30分别与数据采集和转换检测模块10、时钟恢复模块20以及数据时序调整模块40相连，且接收恢复字节时钟信号以及数据采集和转换检测模块10采集的输入差分信号，并通过比较恢复字节时钟信号周期中的多个二进制比特和COMMA模式来检测COMMA，其中，所述COMMA模式包括COMMA检测未被激活、正COMMA检测被激活、负COMMA检测被激活以及正COMMA和负COMMA检测被激活等4种模式。

[0034] 所述数据时序调整模块40在COMMA检测模块30运行后，用以接收COMMA检测模块30的输入，并执行数据并行化，定义一个字节边界。

[0035] 此外，当上述COMMA检测模块30使能时，检测到字节边界时会产生COMMA检测指示信号。

[0036] 另外，本发明所述时钟恢复模块20进一步包括依序相连接的转换相位检测电路201、相位校正器202、鉴频鉴相器203、电荷泵204、低通滤波器205以及压控振荡器206；其中，所述转换相位检测电路201接收数据采集和转换检测模块10输入的信号并检测输入信号的相位转换；所述相位校正器202接收相位转换并根据该相位转换产生频率或相位时钟信号；所述鉴频鉴相器203接收相位校正器202产生的频率或相位时钟信号，并根据频率或相位差产生充电放电信号；所述电荷泵204接收鉴频鉴相器203产生的充电放电信号，并根据该充电放电信号产生电荷泵信号，实际应用时，该电荷泵可以为2个，即第一电荷泵
2041和第二电荷泵2042；其中，第一电荷泵2041的两端分别与鉴频鉴相器203和第二电荷泵2042连接；第二电荷泵2042则一端与第一电荷泵2041相连，另一端则连接于所述低通滤波器205；所述低通滤波器205接收该电荷泵信号并通过对其过滤高频噪声；所述压控振荡器206接收低通滤波器过滤后的信号并生成恢复字节时钟信号。

[0037] 所述COMMA检测模块30进一步包括数据锁存单元(图中未示)和COMMA模式搜索单元(图中未示)；其中，所述数据锁存单元用以锁存多个二进制比特；所述COMMA模式搜索单元连接数据锁存单元，且用以搜索COMMA模式和检测COMMA。

[0038] 实际操作时，是将数据锁存单元输出的数据与COMMA进行比较，一旦COMMA模式匹配，则会从恢复字节时钟信号的多个时钟中选定一时钟信号，并找出一个COMMA字节边界，进一步，该字节边界的并行数据会根据所选定的特定相位的时钟进行输出。

[0039] 再参见图4所示，相比现有技术而言，本发明所述COMMA检测模块30操作是先于数据位并行化，且晚于输入差分信号(RXP/RXN)的数据采集和转换检测模块10，因此，该种系统配置下的高速收发器无需额外的时钟周期进行COMMA检测，大大减少了时间延迟，提高了收发器的速度。

[0040] 结合图5和图6中所示，其显示了恢复字节时钟信号(Recovered Byte Clock，RBC)的时序和COMMA检测操作的时序。

[0041] 图中，恢复字节时钟信号为通过ck0至ck9标记的多相位时钟，之间依次相差十分之一个恢复字节时钟信号周期。首先，输入数据位d_in被移入数据锁存单元，进一步数据锁存单元的输出数据与COMMA相比较，当COMMA模式一旦匹配，则系统会从ck0至ck9中选择一个相对正确的时钟信号，来找出一个COMMA字节边界。其次，根据所选特定相位的时钟，所述字节边界的并行数据d_out[9:0]被输出。

[0042] (一)正COMMA检测被激活的模式

[0043] 在正COMMA检测中查找数据流中的最低有效比特(Least Significant Bit，LSB)，具体过程如下。

[0044] 对于正COMMA序列，首先查找位0，然后再查找位011111xxx。模块的设计方法是：持续地检测输入位，确定COMMA。一旦某一序列匹配到COMMA序列，则该序列会被并行移出，该最低有效比特便是COMMA的最低有效比特。

[0045] 详细步骤如下：

[0046] 激活COMMA检测；

[0047] 检查输入bit，如果是位0进行第3步，否则进行第2步；

[0048] 检查下一个bit，如果是位0进行第4步，否则进行第2步；

[0049] 检查下一个bit，如果是位1进行第5步，否则进行第3步；

[0050] 检查下一个bit，如果是位1进行第6步，否则进行第3步；

[0051] 检查下一个bit，如果是位1进行第7步，否则进行第3步；

[0052] 检查下一个bit，如果是位1进行第8步，否则进行第3步；

[0053] 检查下一个bit，如果是位1进行第9步，否则进行第3步；

[0054] COMMA一旦被确定，COMMA检测模块30产生一个COMMA检测标识信号，表示该COMMA被锁定。该COMMA检测标识信号也用来选择一组数据比特，格式是“xxx1111100”。

[0055] (二)负COMMA检测被激活的模式

[0056] 在负COMMA检测中查找数据流中的LSB

[0057] 对于负COMMA序列，COMMA检测模块30开始查找位1，然后再查找位100000xxx。COMMA检测模块30的设计方式是：持续地检测输入位和确定COMMA。如果某一序列匹配到负COMMA序列，则该序列会被并行移出，该最低有效比特将是COMMA的最低有效比特。

[0058] 详细步骤如下：

[0059] 激活COMMA检测，

[0060] 检查输入bit，如果是位1进行第3步，否则进行第2步；

[0061] 检查下一个bit，如果是位1进行第4步，否则进行第2步；

[0062] 检查下一个bit，如果是位0进行第5步，否则进行第3步；

[0063] 检查下一个bit，如果是位0进行第6步，否则进行第3步；

[0064] 检查下一个bit，如果是位0进行第7步，否则进行第3步；

[0065] 检查下一个bit，如果是位0进行第8步，否则进行第3步；

[0066] 检查下一个bit，如果是位0进行第9步，否则进行第3步；

[0067] COMMA一旦被确定，COMMA检测模块30产生一个COMMA检测标识信号，表示该COMMA被锁定。这个COMMA检测标识信号也可以用来选择一组数据比特，格式是“xxx0011111”。

[0068] (三)正COMMA和负COMMA检测被激活的模式

[0069] 在正COMMA和负COMMA检测中查找数据流中的最低有效比特

[0070] 在该COMMA序列中，它的格式可以是“xxx1111100”，或者“xxx0000011”。详细步骤如下：

[0071] 激活COMMA检测；

[0072] 检查信号bit，如果是位1进行第3步，否则进行第9步；

[0073] 检查下一个bit，如果是位1进行第4步，否则进行第2步；

[0074] 检查下一个bit，如果是位0进行第5步，否则进行第3步；

[0075] 检查下一个bit，如果是位0进行第6步，否则进行第3步；

[0076] 检查下一个bit，如果是位0进行第7步，否则进行第3步；

[0077] 检查下一个bit，如果是0进行第8步，否则进行第3步；

[0078] 检查下一个bit，如果是位0进行第15步，否则进行第3步；

[0079] 检查下一个bit，如果是位0进行第10步，否则进行第3步；

[0080] 检查下一个bit，如果是位1进行第11步，否则进行第9步；

[0081] 检查下一个bit，如果是位1进行第12步，否则进行第9步；

[0082] 检查下一个bit，如果是位1进行第13步，否则进行第9步；

[0083] 检查下一个bit，如果是位1进行第8步，否则进行第9步；

[0084] 检查下一个bit，如果是位1进行第15步，否则进行第9步；

[0085] COMMA一旦被确定，COMMA检测模块30产生一个COMMA检测标识信号，表示该COMMA被锁定。该COMMA检测标识信号也用来选择一组数据比特，它的格式可以是“xxx1111100”，或者“xxx0000011”。

[0086] 如上所述，通过使用时钟和数据恢复电路与COMMA检测集成的方式，多相位时钟(ck0至ck9)会被用来处理数据和输送数据，故实际使用时，数据传输的延迟率便会大幅度的得到降低，进一步，该种方式相对于传统设计，其执行COMMA检测的晶体管的数量同样也会相应减少。

[0087] 以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。