半导体纳米结构和制造方法及其应用

摘要

本发明涉及一种半导体纳米结构和制造方法及其应用，属于半导体材料制备技术领域。所述半导体纳米结构包括单晶硅衬底、介质薄膜、第一缓冲层、半导体籽晶材料、第二缓冲层和半导体纳米功能区；所述介质薄膜形成于所述单晶硅衬底上；所述单晶硅衬底上具有图形化窗口，所述第一缓冲层形成于所述图形化窗口中的单晶硅衬底上，所述半导体籽晶材料层形成于所述第一缓冲层上；所述第二缓冲层和半导体纳米功能区形成于所述介质薄膜上。本发明半导体纳米结构在硅衬底上集成生长时，其载流子迁移率、几何特征与异质结构都能满足高性能CMOS技术与硅基光电集成的要求。

权利要求

1.一种半导体纳米结构，其特征在于，包括单晶硅衬底、介质薄膜、第一缓冲层、半导体籽晶材料、第二缓冲层、半导体纳米功能区和半导体牺牲层；所述介质薄膜形成于所述单晶硅衬底上；所述单晶硅衬底上具有图形化窗口，所述第一缓冲层形成于所述图形化窗口中的单晶硅衬底上，所述半导体籽晶材料层形成于所述第一缓冲层上；所述第二缓冲层和半导体纳米功能区形成于所述介质薄膜上，在第二缓冲层上通过选择性外延有半导体纳米功能区和半导体牺牲层。

2.根据权利要求1所述的半导体纳米结构，其特征在于，所述半导体籽晶材料、第二缓冲层与半导体牺牲层为同一种材料，并包括以下任意一种材料：锗、磷化镓、砷化镓、磷化铟、砷化铟、锑化镓、锑化铟、氮化镓、氮化铝、氮化铟以及它们的多元合金。

3.根据权利要求1所述的半导体纳米结构，其特征在于，所述介质薄膜包括以下任意一种或几种材料：氧化硅、氮化硅、碳化硅、金属氧化物和金属氮化物。

4.根据权利要求1所述的半导体纳米结构，其特征在于，所述介质薄膜的厚度大于所述单晶硅衬底上的图形化窗口宽度的1.41倍。

5.根据权利要求1所述的半导体纳米结构，其特征在于，所述第一缓冲层的晶格常数介于所述单晶硅和半导体籽晶材料之间，其包括以下任意一种材料：SiGe合金、III-V族半导体以及它们的多元合金。

6.根据权利要求1所述的半导体纳米结构，其特征在于，所述半导体纳米功能区包括以下任意一种材料或几种材料：锗、磷化镓、砷化镓、磷化铟、砷化铟、锑化镓、锑化铟、氮化镓、氮化铝、氮化铟、以及它们的多元合金，或者包括以下任意一种或几种结构的功能组合：半导体P-N结、半导体异质结、半导体量子阱、半导体超晶格、半导体光波导和半导体光反射器。

7.一种半导体纳米结构的制造方法，其特征在于，所述制造方法包括以下步骤：步骤10：在单晶硅衬底上形成介质薄膜层；

步骤20：通过图形化介质薄膜层，在单晶硅衬底上形成图形化窗口；

步骤30：在所述单晶硅衬底上的图形化窗口中选择性外延第一缓冲层；

步骤40：在所述第一缓冲层上选择性外延半导体籽晶材料，并形成侧向外延过生长区；

步骤50：刻蚀所述侧向外延过生长区，从而形成与所述介质薄膜层表面垂直的半导体籽晶材料侧向晶面；

步骤60：在所述半导体籽晶材料侧向晶面上选择性外延第二缓冲层；

步骤70：在所述第二缓冲层上依次选择性外延半导体纳米功能区和半导体牺牲层；

步骤80：平坦化所述半导体籽晶材料、半导体纳米功能区和半导体牺牲层的顶部，保留垂直于介质薄膜表面的侧向外延部分；

步骤90：湿法选择性腐蚀所述半导体籽晶材料、第二缓冲层和半导体牺牲层，在介质薄膜上形成半导体纳米结构。

8.根据权利要求7所述的半导体纳米结构的制造方法，其特征在于，所述半导体纳米功能区的化学腐蚀特性与半导体籽晶材料、第二缓冲层、半导体牺牲层均不相同，通过湿法选择性腐蚀方法将半导体籽晶材料、第二缓冲层与半导体牺牲层去除，而不损伤半导体纳米功能区。

9.根据权利要求7所述的半导体纳米结构的制造方法，其特征在于，所述步骤30、步骤

40、步骤60和步骤70中所述选择性外延的方法包括：金属有机化学气相沉积或超高真空化学气相沉积。

10.一种由如权利要求1至6任一所述的半导体纳米结构制造的器件，其特征在于，所述半导体纳米结构应用于下列器件的功能部件：场效应晶体管、双极晶体管、共振隧穿二极管、肖特基二极管、光发射器件、光探测器、光波导、光调制器、光学耦合器或光学开关。

说明书

半导体纳米结构和制造方法及其应用

技术领域

[0001] 本发明涉及半导体领域，尤其涉及一种半导体纳米结构和制造方法及其应用。

背景技术

[0002] 在过去四十多年中，硅基CMOS技术通过缩小特征尺寸来提高性能，然而当半导体技术发展到纳米尺度后，硅集成电路技术日益逼近其技术极限，采用新材料与新结构来提升CMOS的性能已经成为延续摩尔定律的一个重要方向。

[0003] 在新材料方面，采用高迁移率沟道材料是提高晶体管饱和驱动电流、缩短栅延迟时间的有效方法，而且可以延长集成电路生产线的使用寿命。III-V族半导体材料的室温电子迁移率大约是硅的6-60倍，具有非常优异的电子输运性能；并且，拥有直接带隙的III-V族半导体非常适合制作光电器件。为了结合硅基集成电路的产业优势与III-V族半导体的优良特性，在硅衬底上集成生长III-V族半导体材料将是高性能III-V族半导体CMOS技术与硅基光电集成的理想选择。然而，硅衬底与III-V族半导体材料之间存在晶格常数失配、热膨胀系数失配与晶体结构失配，难以在硅衬底上生长高质量的III-V族半导体外延层。晶格常数失配在异质外延过程中将引入大量的位错与缺陷；热膨胀系数差异将导致热失配，在高温生长后的降温过程中产生热应力，从而使外延层的缺陷密度增加甚至产生裂纹；
晶体结构失配往往导致反向畴问题。在硅衬底上异质外延生长III-V族半导体材料的工作主要围绕解决这三种失配问题而展开。目前比较常用的方法是利用外延技术生长某种柔性中间层，把晶格失配产生的缺陷局限在柔性层内，然后再外延渐变缓冲层，从而获得高质量的III-V族半导体外延层。这种方法需要大概几个微米较厚的柔性层与缓冲层来获得低缺陷密度的III-V族半导体薄层，从而导致外延成本高，而且与传统CMOS平面工艺不兼容。
在图形化硅衬底表面异质外延生长III-V族半导体材料是近年发展起来的一种新技术，通过选择图形介质窗口的高宽比(h/w＞tan 54.7°)来限制位错扩展到III-V族半导体的上表面，然而如图1所示，图1为现有技术III-V族半导体材料104在带有图形化介质102的(100)硅衬底101上选区外延生长时位错扩展与终止的结构示意图，在选区外延生长时其表面并不总是平行于衬底的表面，晶体生长时因表面起伏而产生的[001]晶向附近的位错105并不能被有效消除。一旦这些位错扩展到器件的有源区，将会显著降低载流子的迁移率以及集成电路的成品率。

[0004] 在新器件结构方面，采用非平面多栅极结构能有效抑制晶体管的短沟效应。随着晶体管的栅长缩小至20纳米时，传统平面MOS器件的沟道厚度要求降低至6纳米(栅长的三分之一)来改善器件的亚阈值特性与电流的开关比，然而，采用现有的集成电路制造工艺实现10纳米以下的超薄沟道已经非常困难。虽然采用新型的双栅极(FinFET)或者三栅极(Tri-Gate)的器件结构可以将沟道厚度增加至单栅极器件的2倍左右，但是这些器件的Fin型结构非常难以制造。例如，对于一个栅长为16纳米的双栅极MOS器件(FinFET)，Fin的宽度仅为10纳米，并且要求高宽比大于5的几何特征，这对现有的光刻技术与等离子体刻蚀技术来说极具挑战性。而且，如图2所示，图2为现有技术III-V族半导体FinFET器件制作在晶格失配缓冲层上的结构示意图，传统的III-V族半导体FinFET器件的沟道205都位于异质外延缓冲层206的上方，在后续的半导体工艺的高温处理过程中，位错容易扩展至沟道区，使晶体管性能退化。

发明内容

[0005] 本发明针对现有技术III-V族半导体材料在图形化硅衬底上选区外延生长时产生的位错会扩展到器件的有源区，而显著降低载流子的迁移率以及集成电路的成品率，以及由其制造的器件在后续的半导体工艺的高温处理过程中，位错容易扩展至沟道区，使器件性能退化的不足，提供了一种半导体III-V族半导体纳米结构和制造方法及其应用。

[0006] 本发明解决上述技术问题的技术方案如下：一种半导体纳米结构包括单晶硅衬底、介质薄膜、第一缓冲层、半导体籽晶材料层、第二缓冲层和半导体纳米功能区；所述介质薄膜形成于所述单晶硅衬底上；所述单晶硅衬底上具有图形化窗口，所述第一缓冲层形成于所述图形化窗口中的单晶硅衬底上，所述半导体籽晶材料层形成于所述第一缓冲层上；所述第二缓冲层和半导体纳米功能区形成于所述介质薄膜上。

[0007] 进一步，所述半导体籽晶材料、第二缓冲层与半导体牺牲层为同一种材料，并包括以下任意一种材料：锗、磷化镓、砷化镓、磷化铟、砷化铟、锑化镓、锑化铟、氮化镓、氮化铝、氮化铟以及它们的多元合金。

[0008] 进一步，所述介质薄膜层包括以下任意一种或几种材料：氧化硅、氮化硅、碳化硅、金属氧化物和金属氮化物。

[0009] 进一步，所述介质薄膜的厚度大于所述单晶硅衬底上的图形化窗口宽度的1.41倍。

[0010] 进一步，所述第一缓冲层的晶格常数介于所述单晶硅和半导体籽晶材料之间，其包括以下任意一种材料：SiGe合金、Ge半导体、III-V族半导体以及它们的多元合金。

[0011] 进一步，所述的半导体纳米结构，其特征在于，所述半导体纳米功能区包括以下任意一种材料或几种材料：锗、磷化镓、砷化镓、磷化铟、砷化铟、锑化镓、锑化铟、氮化镓、氮化铝、氮化铟、以及它们的多元合金，或者包括以下任意一种或几种结构的功能组合：半导体P-N结、半导体异质结、半导体量子阱、半导体超晶格、半导体光波导和半导体光反射器。

[0012] 本发明还提供一种解决上述技术问题的技术方案如下：一种半导体纳米结构的制造方法包括以下步骤：

[0013] 步骤10：在单晶硅衬底上形成介质薄膜层；

[0014] 步骤20：通过图形化介质薄膜层，在单晶硅衬底上形成图形化窗口；

[0015] 步骤30：在所述单晶硅衬底上的图形化窗口中形成第一缓冲层；

[0016] 步骤40：在所述第一缓冲层上生长半导体籽晶材料，并形成侧向外延过生长区；

[0017] 步骤50：刻蚀所述侧向外延过生长区，从而形成与所述介质薄膜层表面垂直的半导体籽晶材料侧向晶面；

[0018] 步骤60：在所述半导体籽晶材料侧向晶面上外延生长第二缓冲层；

[0019] 步骤70：在所述第二缓冲层上依次选择性外延半导体纳米功能区和半导体牺牲层；

[0020] 步骤80：平坦化所述半导体籽晶材料、半导体纳米功能区和半导体牺牲层的顶部，保留垂直于介质薄膜的侧向外延部分；

[0021] 步骤90：湿法选择性腐蚀所述半导体籽晶材料、第二缓冲层和半导体牺牲层，在介质薄膜上形成半导体纳米结构。

[0022] 进一步，所述半导体纳米功能区的化学腐蚀特性与半导体籽晶材料、第二缓冲层、半导体牺牲层均不相同，通过湿法选择性腐蚀方法将半导体籽晶材料、第二缓冲层与半导体牺牲层去除，而不损伤半导体纳米功能区。

[0023] 进一步，所述步骤30、步骤40、步骤60和步骤70中所述选择性外延的方法包括：金属有机化学气相沉积、超高真空化学气相沉积以及其他化学气相沉积技术。

[0024] 本发明还提供一种解决上述技术问题的技术方案如下：一种由半导体纳米结构制造的器件，所述半导体纳米结构应用于下列器件的功能部件：场效应晶体管、双极晶体管、共振隧穿二极管、肖特基二极管、光发射器件、光探测器、光波导、光调制器、光学耦合器和光学开关。

[0025] 本发明的有益效果是：本发明半导体纳米结构在硅衬底上集成生长时，使其载流子迁移率、几何特征与异质结构都能满足高性能CMOS技术与硅基光电集成的要求。

附图说明

[0026] 图1为现有技术III-V族半导体材料在图形化硅衬底上选区外延生长时位错扩展与终止的结构示意图；

[0027] 图2为现有技术III-V族半导体FinFET器件制作在晶格失配缓冲层上的结构示意图；

[0028] 图3为本发明实施例提供的半导体纳米结构的制造方法的流程示意图；

[0029] 图4为本发明实施例提供的半导体纳米结构的制造方法中步骤20对应的结构示意图；

[0030] 图5为本发明实施例提供的半导体纳米结构的制造方法中步骤40对应的结构示意图；

[0031] 图6为本发明实施例提供的半导体纳米结构的制造方法中步骤50对应的结构示意图；

[0032] 图7为本发明实施例提供的半导体纳米结构的制造方法中步骤70对应的结构示意图；

[0033] 图8为本发明实施例提供的半导体纳米结构的制造方法中步骤80对应的结构示意图；

[0034] 图9为本发明实施例提供的半导体纳米结构的制造方法中步骤90对应的结构示意图；

[0035] 图10为本发明实施例提供的半导体纳米结构应用于FinFET器的结构示意图；

[0036] 图11为本发明实施例提供的半导体纳米结构应用于RTD器件的结构示意图。

具体实施方式

[0037] 以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

[0038] 图3为本发明实施例提供的半导体纳米结构的制造方法的流程示意图。如图3所示，制造方法包括以下步骤：

[0039] 步骤10：在单晶硅衬底401上形成介质薄膜层402。

[0040] 单晶硅衬底的结晶取向可以为(100)，晶面方向可以为<100>。介质薄膜层包括以下任意一种或几种材料：氧化硅、氮化硅、碳化硅、金属氧化物和金属氮化物。在本实施例，介质薄膜层为高温生长的氮化硅。

[0041] 步骤20：通过图形化介质薄膜层402，在单晶硅衬底401上形成图形化窗口403。

[0042] 图4为本发明实施例提供的半导体纳米结构的制造方法中步骤20对应的结构示意图。如图4所示，可以采用干法刻蚀技术在单晶硅衬底401上形成图形化窗口，介质薄膜402的厚度大于单晶硅衬底401上的图形化窗口403宽度的1.41倍，这样就可以将失配位错限制在图形化窗口403中。

[0043] 这个步骤完成后，再进行下一个步骤前，采用各向异性湿法工艺在单晶硅衬底401上的图形化窗口403中形成V型槽。

[0044] 步骤30：在单晶硅衬底401上的图形化窗口403中选择性外延第一缓冲层。

[0045] 第一缓冲层的晶格常数介于单晶硅401和半导体籽晶材料405之间，其包括以下任意一种材料：SiGe合金、Ge半导体、III-V族半导体以及它们的多元合金。

[0046] 步骤40：在第一缓冲层上选择性外延半导体籽晶材料405，并形成侧向外延生过长区404。

[0047] 半导体籽晶材料405的选择性外延的方法包括：金属有机化学气相沉积(MOCVD)、超高真空化学气相沉积(UHVCVD)以及其他化学气相沉积技术(CVD)。半导体籽晶材料405在填满图形化窗口后继续进行侧向外延过生长，从而形成侧向外延过生长区404。半导体籽晶材料的顶部要求高出介质薄膜层402的上表面。由于单晶硅衬底产生的失配位错和外延过程中产生的位错均被限制在图形化窗口403中以及窗口的上方区域，因而侧向外延过生长区404的位错密度极低，甚至无任何位错。

[0048] 图5为本发明实施例提供的半导体纳米结构的制造方法中步骤40对应的结构示意图。如图5所示，半导体籽晶材料405包括以下任意一种材料：锗、磷化镓、砷化镓、磷化铟、砷化铟、锑化镓、锑化铟、氮化镓、氮化铝、氮化铟、以及它们的多元合金。

[0049] 步骤50：刻蚀侧向外延过生长区404，从而形成与介质薄膜层表面垂直的半导体侧向晶面406。

[0050] 图6为本发明实施例提供的半导体纳米结构的制造方法中步骤50对应的结构示意图。如图6所示，在半导体籽晶材料405的表面光刻出所需要的图形。刻蚀的方法可以采用干法刻蚀，也可以采用湿法腐蚀。在形成与介质薄膜层表面垂直的半导体侧向晶面406后，采用湿法化学工艺对其侧向晶面406进行抛光腐蚀。

[0051] 步骤60：在半导体侧向晶面406上外延生长第二缓冲层407。

[0052] 第二缓冲层407与半导体籽晶材料405为同一种材料，第二缓冲层407的功能是过滤位错。

[0053] 步骤70：在第二缓冲层407上依次选择性外延第一半导体纳米功能区408、第二半导体纳米功能区410和半导体牺牲层409。

[0054] 图7为本发明实施例提供的半导体纳米结构的制造方法中步骤70对应的结构示意图。如图7所示，可以外延至少一个半导体纳米功能区时，半导体纳米功能区的材料可以为锗、磷化镓、砷化镓、磷化铟、砷化铟、锑化镓、锑化铟、氮化镓、氮化铝、氮化铟、以及它们的多元合金。当外延至少两个半导体纳米功能区时，各个半导体纳米功能区的材料可以相同，也可以不相同。当外延一个半导体纳米功能区时，半导体纳米功能区还可以包括以下任意一种或几种结构的功能组合：半导体P-N结、半导体异质结、半导体量子阱、半导体超晶格、半导体光波导和半导体光反射器。在本实施例中，第一半导体纳米功能区408和第二半导体纳米功能区410包括以下任意一种材料或几种材料：锗、磷化镓、砷化镓、磷化铟、砷化铟、锑化镓、锑化铟、氮化镓、氮化铝、氮化铟、以及它们的多元合金。半导体牺牲层409与半导体籽晶材料405为同一种材料，半导体牺牲层409的功能是隔离各个半导体III-V族半导体纳米功能区。半导体纳米功能区可以是高迁移率沟道材料来制造高性能CMOS器件，也可为异质结或者量子阱结构来制作光电子器件。第一半导体纳米功能区408、第二半导体纳米功能区410和半导体牺牲层409的厚度是由生长时间来精确控制的。

[0055] 步骤80：平坦化半导体籽晶材料405、第一半导体纳米功能区408、第二半导体纳米功能区410和半导体牺牲层409的顶部，保留垂直于介质薄膜层402的侧向外延部分。

[0056] 平坦化的方法包括化学机械抛光法，可以实现表面的平坦化，该平坦化表面到介质薄膜层402的上表面的距离决定了第一半导体纳米功能区408和第二半导体纳米功能区410的厚度。

[0057] 图8为本发明实施例提供的半导体纳米结构的制造方法中步骤80对应的结构示意图。如图8所示，

[0058] 步骤90：湿法选择性腐蚀半导体籽晶材料405、第二缓冲层407和半导体牺牲层409，在介质薄膜层上形成半导体纳米结构。

[0059] 图9为本发明实施例提供的半导体纳米结构的制造方法中步骤90对应的结构示意图。如图9所示，由于第一半导体纳米功能区408、第二半导体纳米功能区410与半导体籽晶材料405、第二缓冲层407、半导体牺牲层409具有不同的化学腐蚀特性，所以半导体籽晶材料405、第二缓冲层407和半导体牺牲层409能够被化学腐蚀工艺选择性地去除，腐蚀选择性要求大于5。

[0060] 半导体纳米功能区、第二缓冲层、半导体牺牲层与半导体籽晶材料为晶格匹配关系，或者存在一定的晶格失配，半导体纳米功能区与半导体籽晶材料的晶格失配度、第二缓冲层与半导体籽晶材料的晶格失配度、半导体牺牲层与半导体籽晶材料的晶格失配度均低于±5％。

[0061] 本发明半导体纳米结构的制造方法采用二步位错过滤法，即图形衬底与选择性外延相结合的技术，在单晶硅衬底上集成生长极低位错密度的半导体籽晶材料；然后利用先进外延技术能精确控制半导体薄层厚度的特点，在半导体籽晶材料的侧向晶面上选择性外延半导体纳米功能区；然后使用平坦化工艺与半导体牺牲层技术形成半导体纳米结构。即本发明利用图形衬底选区外延技术将由晶格失配引起的位错终止在图形窗口的侧墙上，同3 -2
时使用选区外延过生长技术进一步过滤位错，形成极低位错密度(＜10cm )的半导体侧向晶面，通过结合侧向外延手段、平坦化工艺与牺牲层技术，最终在硅衬底上实现极低位错密度、高迁移率、高集成度的半导体纳米结构，从而满足高性能半导体电子器件以及硅基光电异质集成的材料要求。

[0062] 图10为本发明实施例提供的半导体纳米结构应用于FinFET器的结构示意图。如图10所示，FinFET器件的制造流程为：首先采用低压化学气相沉积方法(LPCVD)在Si(100)501表面高温生长一层200纳米的SiNx介质502，光刻图形并使用RIE刻蚀SiNx形成100纳米宽的窗口，采用碱性溶液在窗口中腐蚀V型槽；RCA清洗后放入MOCVD生长室选区外延InP籽晶材料(选择GaAs作为第一缓冲层)，然后过生长实现侧向外延过生长；
光刻图形并采用RIE刻蚀侧向外延过生长区形成垂直的侧向晶面，然后进行抛光腐蚀；彻底清洗后放入MOCVD生长室进行选区外延，依次外延100纳米InP第二缓冲层、20纳米N型In0.7Ga0.3As沟道503、100纳米InP牺牲层、20纳米P型GaAs0.3Sb0.7沟道504以及100纳米InP牺牲层；使用化学机械抛光方法(CMP)平坦化表面，控制沟道材料的高度为120纳米左右，然后使用盐酸溶液选择性腐蚀InP牺牲层，形成对称分布的In0.7Ga0.3As与GaAs0.3Sb0.7沟道阵列；最后采用常规的CMOS制造工艺完成ALD LaAl03栅介质506、TaN/W栅金属505、介质侧墙、源漏注入与金属化工艺。与传统的硅CMOS技术相比，采用本发明制造的硅基高迁移率III-V族半导体CMOS技术其速度提高2倍以上、功耗降低一个数量级，是后15纳米(post-15nm)CMOS技术的理想选择。

[0063] 图11为本发明实施例提供的半导体纳米结构应用于RTD器件的结构示意图。如图11所示，RTD器件的制造流程为：首先采用低压化学气相沉积方法(LPCVD)在Si(100)601表面高温生长一层200纳米的SiNx介质602，光刻图形并使用RIE刻蚀SiNx形成100纳米宽的窗口，采用碱性溶液在窗口中腐蚀V型槽；RCA清洗后放入MOCVD生长室选择性外延InP籽晶材料(选择GaAs作为第一缓冲层)，然后过生长实现侧向外延；光刻图形并采用RIE刻蚀侧向外延过生长区形成垂直的侧向晶面，然后进行抛光腐蚀；彻底清洗后放入MOCVD生长室进行选区外延，依次外延InP第二缓冲层、半导体纳米功能区603(在本例中为AlAs/InGaAs/AlAs双势垒RTD异质结构)、InGaAs欧姆接触层604以及InP牺牲层；使用化学机械抛光方法(CMP)平坦化表面，然后使用盐酸溶液选择性腐蚀InP牺牲层，形成水平方向的RTD外延结构；最后采用常规的半导体工艺制作欧姆接触605、台面腐蚀、介质钝化层606。通过实施本发明，可以在硅衬底上实现高性能的AlAs/InGaAs/AlAs双势垒RTD，通过结合RTD与CMOS技术，将为高集成度多值逻辑电路、超高速低功耗电路提供一个新的技术平台。

[0064] 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。