液晶显示器和初始化现场可编程门阵列的方法

摘要

本发明涉及包括现场可编程门阵列FPGA的液晶显示装置和稳定地初始化FPGA的方法。该液晶显示装置包括：液晶显示板，包括彼此交叉的多个数据线和多个选通线；背光单元，其向液晶显示板照射背光；背光驱动电路，其根据背光调光数据来开启和关闭背光单元的光源；数据驱动电路，其将数字视频数据转换为正数据电压和负数据电压，并将该正数据电压和负数据电压提供至多个数据线；选通驱动电路，其向多个选通线顺序地提供选通脉冲；现场可编程门阵列，其根据从非易失性存储器下载的门阵列连接数据来设置内置门阵列逻辑部件的电路结构，以调制输入视频数据并生成背光调光数据；定时控制器，其控制数据驱动电路和选通驱动电路的操作定时。

权利要求

1.一种液晶显示装置，该液晶显示装置包括：

液晶显示板，其包括彼此交叉的多个数据线和多个选通线；

背光单元，其被配置为向所述液晶显示板照射背光；

背光驱动电路，其被配置为根据背光调光数据来开启和关闭所述背光单元的光源；

数据驱动电路，其被配置为将数字视频数据转换为正数据电压和负数据电压，并将所述正数据电压和所述负数据电压提供至所述多个数据线；

选通驱动电路，其被配置为向所述多个选通线顺序地提供选通脉冲；

现场可编程门阵列FPGA，其被配置为根据从非易失性存储器下载的门阵列连接数据来设置内置的门阵列逻辑部件的电路结构，以调制输入视频数据并生成所述背光调光数据；

以及

定时控制器，其被配置为控制所述数据驱动电路和所述选通驱动电路的操作定时，其中，所述FPGA包括：锁相环PLL，其被配置为产生内部时钟；

PLL锁定重置时钟发生器，其被配置为通过响应于FPGA重置信号来提供PLL锁定重置信号，以锁定从所述PLL输出的所述内部时钟的频率和相位，其中在配置信号被翻转为高逻辑电压之后输出所述FPGA重置信号；

数据接收器，其被配置为接收所述输入视频数据，并将所接收的输入视频数据提供至所述门阵列逻辑部件；以及数据发送器，其被配置为将经所述门阵列逻辑部件调制的数据发送至所述定时控制器。

2.根据权利要求1所述的液晶显示装置，其中，所述现场可编程门阵列在被限定为从当在所述液晶显示装置的电源开启之后生成的逻辑电源电压被转变为高逻辑电压时到当配置信号被翻转为所述高逻辑电压时的时间间隔期间从所述非易失性存储器下载所述门阵列连接数据。

3.根据权利要求2所述的液晶显示装置，其中，所述现场可编程门阵列还包括外部FPGA重置信号发生器，该外部FPGA重置信号发生器被配置为在所述配置信号被翻转为所述高逻辑电压之后通过延迟所述逻辑电源电压来输出所述FPGA重置信号。

4.根据权利要求2所述的液晶显示装置，其中，所述门阵列逻辑部件根据所述门阵列连接数据来配置内部重置电路，以输出所述FPGA重置信号。

5.根据权利要求4所述的液晶显示装置，其中，所述内部重置电路通过对在所述液晶显示装置的电源开启之后的垂直同步信号进行计数来在第N帧周期输出所述FPGA重置信号，其中，N是等于或大于2的整数。

6.一种初始化液晶显示装置的现场可编程门阵列FPGA的方法，其中，所述液晶显示装置包括：液晶显示板，其包括彼此交叉的多个数据线和多个选通线；背光单元，其向所述液晶显示板照射背光；背光驱动电路，其根据背光调光数据来开启和关闭所述背光单元的光源；数据驱动电路，其将数字视频数据转换为正数据电压和负数据电压，并将所述正数据电压和所述负数据电压提供至所述多个数据线；以及选通驱动电路，其向所述多个选通线顺序地提供选通脉冲，该方法包括：在从当在所述液晶显示装置的电源开启之后产生的逻辑电源电压被转换为高逻辑电压时到当配置信号被翻转为所述高逻辑电压时的期间将存储在非易失性存储器中的门阵列连接数据提供至所述FPGA；

根据所述门阵列连接数据来配置所述FPGA的门阵列逻辑部件中的电路；

在所述配置信号被翻转为所述高逻辑电压之后产生FPGA重置信号；

利用所述FPGA重置信号生成PLL锁定重置信号；

通过所述PLL锁定重置信号锁定从所述FPGA的所述PLL输出的内部时钟的频率和相位；以及在所述FPGA中调制输入视频信号并产生所述背光调光数据。

7.根据权利要求6所述的方法，其中，根据由安装在所述FPGA外部的延迟电路所延迟的所述逻辑电源电压的延迟来产生所述FPGA重置信号。

8.根据权利要求6所述的方法，其中，根据所述门阵列连接数据从配置在所述门阵列逻辑部件中的内部重置电路输出所述FPGA重置信号。

说明书

液晶显示器和初始化现场可编程门阵列的方法

技术领域

[0001] 本发明涉及一种包括现场可编程门阵列(FPGA：field programmable gate array)的液晶显示装置以及初始化该FPGA的方法。

背景技术

[0002] 有源矩阵型液晶显示装置(或“AMLCD：active matrix type liquid crystal display device”)使用薄膜晶体管(或“TFT：thin film transistor”)作为开关元件来呈现视频数据。由于AMLCD可以制造为重量轻的薄平板，所以目前在显示装置的市场上，它正在取代阴极射线管(或“CRT：cathode ray tube”)，并应用于便携式信息设备、计算机装置、办公自动化设备和/或电视机。

[0003] 该AMLCD包括：数据驱动电路，其将数据信号提供至LCD板的数据线；选通驱动电路，其将选通脉冲(或扫描脉冲)顺序地提供至LCD板的选通线；以及定时控制器，其控制数据驱动电路和选通驱动电路的操作定时。

[0004] 近来，为了改进AMLCD的视频质量，将各种算法添加至定时控制器，以补偿或增强视频质量。这些算法通常作为硬件方法得到应用。然而，因为需要更多的时间和努力来设计、封装和测试具有新应用的算法的定时控制器，所以按照硬件类型来应用这些算法需要更多的制造生产节拍时间和成本。

[0005] 对于专用集成电路(或“ASIC：application specific IC”)，在制造了ASIC之后不能对其设置进行重置。因此，当需要应用新算法或更新现有算法时，应当重新设计并重新制造ASIC，这需要大量的测试时间和成本。

[0006] 作为可编程逻辑器件(或“PLD：programmable logic device”)中的一种的现场可编程门阵列是可以在任何时间对其逻辑电路结构进行重置的集成电路(或“IC：integrated circuit”)。FPGA包括可编程逻辑元件和可编程的连接。FPGA还可以包括用于对输入时钟的频率进行乘法的锁相环(或“PLL：phase-locked loop”)。

[0007] 可编程逻辑元件包括诸如与门、或门、异或门以及非门的逻辑元件。通过连接包含在FPGA中的这些逻辑元件，在FPGA中可以配置任何复杂的电路。通过修改针对逻辑元件的逻辑连接的软件，可以重置FPGA的功能。FPGA主要用于开发各种ASIC。最近，FPGA被应用于电子设备的大规模生产。

[0008] FPGA可以应用至液晶显示装置以根据预设的算法来对输入视频数据的数据进行采样并补偿像素数据。为了在稳定的状态下操作FPGA，应该稳定地初始化FPGA。当根据LCD的通电顺序初始化FPGA以及FPGA的内置的(嵌入的)PLL时，PLL的初始化可能会不稳定，使得FPGA可能会在PLL的输出没有被锁定的状态下工作。在这种情况下，由于像素数据没有从FPGA正常地输出，所以LCD没有正常地呈现视频数据。

发明内容

[0009] 为了克服上述缺点，本发明的目的是提出一种具有可以稳定地进行初始化的现场可编程门阵列的液晶显示装置，以及初始化该现场可编程门阵列的方法。

[0010] 为了实现上述目的，本发明提出了一种液晶显示装置，该液晶显示装置包括：液晶显示板，其包括彼此交叉的多个数据线和多个选通线；背光单元，其被配置为向所述液晶显示板照射背光；背光驱动电路，其被配置为根据背光调光数据(dimming data)来开启和关闭背光单元的光源；数据驱动电路，其被配置为将数字视频数据转换为正数据电压和负数据电压，并将该正数据电压和负数据电压提供至所述多个数据线；选通驱动电路，其被配置为将选通脉冲顺序地提供至所述多个选通线；现场可编程门阵列，其被配置为根据从非易失性存储器下载的门阵列连接数据来设置内置的门阵列逻辑部件的电路结构，以调制输入视频数据并生成背光调光数据；以及定时控制器，其被配置为控制所述数据驱动电路和所述选通驱动电路的操作定时。

[0011] 一种初始化液晶显示装置的FPGA的方法包括：在从开启液晶显示装置的电源之后产生的逻辑电源电压被转换为高逻辑电压时到当配置信号被翻转为高逻辑电压时的期间，将存储在非易失性存储器中的门阵列连接数据提供至FPGA；根据所述门阵列连接数据来配置FPGA的门阵列逻辑部件中的电路；在配置信号被翻转为高逻辑电压之后产生FPGA重置信号；利用该FPGA重置信号锁定从FPGA的PLL输出的内部时钟的频率和相位；以及在FPGA中调制输入视频数据并产生背光调光数据。

[0012] 根据本发明，通过在FPGA内部或外部配置FPGA重置电路以在配置信号CONF-DONE被转换为高逻辑电压之后输出FPGA重置信号，可以稳定地初始化液晶显示装置的FPGA。

附图说明

[0013] 附图被包括在本说明书中以提供对本发明的进一步理解，并结合到本说明书中，构成本说明书的一部分，附图例示了本发明的实施方式，并且与说明书一起用于解释本发明的原理。

[0014] 在附图中：

[0015] 图1是例示根据本发明的第一优选实施方式的液晶显示装置的框图。

[0016] 图2是例示图1所示的FPGA的重置部件的一个示例的电路图。

[0017] 图3是例示图1所示的FPGA的内部结构的框图。

[0018] 图4是例示根据本发明的FPGA的初始化过程的波形图。

[0019] 图5是例示根据本发明的第二优选实施方式的液晶显示装置的框图。

[0020] 图6是例示图5所示的FPGA的重置部件的一个示例的电路图。

[0021] 图7是例示根据本发明的PLL的内部重置过程的图示。

具体实施方式

[0022] 通过结合附图并参照下面详细描述的实施方式，本发明的优点和特征以及实现这些优点和特征的方法将是明显的。下文中，参照附图，详细地说明本发明的一些优选实施方式。然而，本发明不限于这些实施方式，并在不改变技术精神的情况下可以实施各种变化和修改。在以下的实施方式中，为便于说明，选择元件的名称，所以它们可能与实际的名称不同。

[0023] 当根据液晶材料的模式来分类时，根据本发明的LCD可以分为TN(扭曲向列)模式、VA(垂直配向)模式、IPS(面内切换)模式、FFS(边缘场切换)模式等。当按照透光性对电压的特性来分类时，根据本发明的LCD可以分为NW(常白)模式和NB(常黑)模式。此外，根据本发明的LCD可以是任何类型的LCD装置，诸如透射型LCD、半透射型LCD以及反射型LCD。

[0024] 参照图1，根据本发明优选实施方式的LCD包括：液晶显示板100、背光单元110、背光驱动电路111、FPGA 130、定时控制器101、数据驱动电路102、选通驱动电路103和主计算机120。液晶板100包括彼此接合的两个玻璃基板以及设置在这两个玻璃基板之间的液晶层。该液晶层包括按照由数据线105和选通线106的交叉结构限定的矩阵类型所设置的多个液晶单元。

[0025] 在液晶显示板100的下玻璃基板上，形成像素阵列。该像素阵列包括多个数据线105、多个选通线106、多个薄膜晶体管(或“TFT”)以及存储电容器(Cst)。液晶单元由在公共电极和连接至TFT的像素电极之间施加的电场来驱动。在液晶显示板100的上玻璃基板上，形成黑底、滤色器和公共电极。在上玻璃基板和下玻璃基板的各个外侧，分别附接上偏光器和下偏光器。在上玻璃基板和下玻璃基板的各个内侧，形成用于设置液晶层的预倾斜角度的配向层。

[0026] 背光单元110布置在LCD板100下方。背光单元110包括多个光源，可以利用背光驱动电路111来开启和关闭所述多个光源，从而向LCD板100照射背光。背光单元110可以是直下式背光单元或侧光式背光单元。背光单元110的光源可以包括HCFL(热阴极荧光灯)、CCFL(冷阴极荧光灯)、EEFL(外部电极荧光灯)以及LED(发光二极管)中的至少一种。

[0027] 背光驱动电路111通过响应于从FPGA 130输入的背光调光数据(或“DIM”)来利用PWM(脉宽调制)方法开启和关闭背光单元110的光源。FPGA 130包括：门阵列逻辑部件，其包括能够通过编程来重新编程的数千个逻辑元件；PLL，其用于对输入时钟的频率进行乘法；数据接收器；以及数据发送器。根据从FPGA重置信号发生器131输入的FPGA重置信号FRST来初始化FPGA 130的内置PLL。

[0028] 当LCD的电源开启时，根据LCD的通电顺序，将逻辑电源电压Vcc和配置信号CONF_DONE顺序地变为高逻辑电压。在将逻辑电源电压Vcc从低逻辑电压翻转为高逻辑电压之后，并且在将配置信号CONF_DONE翻转为高逻辑电压之前，FPGA 130下载存储在第一非易失性存储器132中的门阵列连接数据。该门阵列连接数据包括用于处理补偿像素数据的算法的门连接数据、以及用于处理背光调光算法的门连接数据。根据所述门阵列连接数据，FPGA 130连接门阵列逻辑部件中的逻辑元件以配置用于像素数据的补偿算法、用于处理背光调光算法以及用于滤波(filtering)等的各种电路。

[0029] 在逻辑电源电压Vcc和配置信号CONF_DONE顺序地变为高逻辑电压之后的预定时间间隔之后，FPGA重置信号发生器131输出FPGA重置信号FRST。当FPGA重置信号FRST进入FPGA 130时，FPGA 130将PLL锁定重置时钟输入到内置的PLL中以锁定PLL输出信号的频率和相位。

[0030] 在锁定PLL输出频率和相位之后，FPGA 130对经由诸如LVDS(低压差分信令)接口或TMDS(最小转换差分信令)接口的接口从主计算机120接收的数字视频数据R、G和B进行采样。FPGA 130根据算法来调制数字视频数据R、G和B。然后FPGA 130根据全局调光算法和局部调光算法来计算输入视频数据的代表值。根据该代表值，FPGA 130选择调光数据(DIM)以控制背光亮度，并向背光驱动电路111输出所选择的调光数据。

[0031] 定时控制器101可以是一个专用集成电路，即，ASIC。定时控制器101经由微型(min)LVDS接口将经FPGA 130调制的数据R’、G’和B’发送至数据驱动电路102。定时控制器101从FPGA 130接收诸如垂直同步信号(Vsync)、水平同步信号(Hsync)、数据使能信号(DE)以及点时钟信号(DCLK)等的定时信号。参照存储在第二非易失性存储器104中的定时数据，定时控制器101基于从FPGA 130接收的定时信号来产生用于控制数据驱动电路102和选通驱动电路103的操作定时的定时控制信号。该定时控制信号包括：选通定时控制信号，用于控制选通驱动电路103的操作定时；以及数据定时控制信号，用于控制数据驱动电路102的操作定时和数据电压的极性。定时控制器101能够以将60Hz的帧频率乘以因子i(i为等于或大于2的整数)而得到的(60×i)Hz的帧频率来驱动LCD板100。

[0032] 选通定时控制信号包括选通启动脉冲(GSP：gate start pulse)、选通移位时钟(GSC：gate shift clock)以及选通输出使能信号(GOE：gate output enable signal)。选通启动脉冲(GSP)被施加至选通驱动IC(或“集成电路”)，产生第一选通脉冲以控制选通驱动IC的移位启动定时。选通移位时钟(GSC)通常作为输入到选通IC的时钟信号，该选通移位时钟(GSC)是用于对选通启动脉冲(GSP)进行移位的时钟信号。所述选通输出使能信号(GOE)控制选通驱动IC的输出定时。

[0033] 数据定时控制信号包括源启动脉冲(SSP：source start pulse)、源采样时钟(SSC：source sampling clock)、极性控制信号(POL：polarity control signal)以及源输出使能信号(SOE：source output enable signal)。源启动脉冲(SSP)被施加至数据驱动电路102的源驱动IC当中的将对第一像素数据进行采样的源驱动IC，以控制移位启动定时。源采样时钟(SSC)是用于基于上升沿或下降沿来控制在数据驱动电路102中的数据采样定时的时钟信号。极性控制信号(POL)控制从数据驱动电路102的源驱动IC输出的数据电压的极性。如果遵照微型LVDS(低压差分信令)接口规范来发送将要输入到数据驱动电路102中的数字视频数据，则可以不使用源启动脉冲(SSP)和源采样时钟(SSC)。

[0034] 第一非易失性存储器132和第二非易失性存储器104可以是诸如电可擦除可编程只读存储器(EEPROM)的可更新的只读存储器(ROM)。

[0035] 数据驱动电路102包括一个或更多个源驱动IC。各个源驱动IC包括移位寄存器、锁存器、数模转换器和输出缓冲器。源驱动IC在定时控制器101的控制下锁存数字视频数据R’、G’和B’。源驱动IC改变数字视频数据R’、G’和B’，利用正伽马补偿电压将数字视频数据R’、G’和B’转换为模拟正数据电压，并利用负伽马补偿电压将数字视频数据R’、G’和B’转换为模拟负数据电压。各个源驱动IC通过COG(玻上芯片)工艺或TAB(载带自动键合)工艺连接到LCD板100的数据线。

[0036] 选通驱动电路103包括一个或更多个选通驱动IC。各个选通驱动IC包括移位寄存器、电平移位器和输出缓冲器。选通驱动IC通过响应于选通定时控制信号来顺序地将选通脉冲(或扫描脉冲)提供至选通线106。选通驱动电路103的选通驱动IC可以通过TAB工艺连接至LCD板100的下玻璃基板的选通线，或者可以通过GIP(板内栅极)工艺直接形成在LCD板100的下玻璃基板上。

[0037] 主计算机120经由诸如LVDS接口或TMDS接口的接口将数字视频数据R、G和B以及定时信号(Vsync、Hsync、DE和CLK)发送至FPGA130。图2是例示根据本发明的FPGA重置信号发生器131的一个示例的电路图。

[0038] 参照图2，FPGA重置信号发生器131包括延迟部件21和晶体管T1。延迟部件21包括可变电阻器R1和电容器C。可变电阻器R1连接在逻辑电源电压的输入端和晶体管T1的栅极之间。电容器C连接在第一节点N1和地电压GND之间，其中，第一节点N1被设置在可变电阻器R1和晶体管T1的栅极之间。延迟部件21利用根据可变电阻器R1和电容器C计算出的RC来延迟逻辑电源电压Vcc，以增大晶体管T1的栅电压。

[0039] 当第一节点N1处的栅电压超过晶体管T1的阈值(thresh)电压时，晶体管T1开启并输出逻辑电源电压Vcc，从而产生FPGA重置信号FRST。晶体管T1的栅极连接至第一节点N1，并且晶体管T1的漏极连接至逻辑电源电压的输入端。晶体管T1的源电极经由下拉电阻R2连接至输出端Vout和地电压GND。

[0040] 图3是例示FPGA 130的内部结构的框图。参照图3，FPGA 130包括数据接收器32、门阵列逻辑部件31、数据发送器33、PLL锁定重置时钟发生器34以及PLL 35。

[0041] PLL锁定重置时钟发生器34通过响应于FPGA重置信号FRST将PLL锁定重置时钟提供至PLL 35。根据该PLL锁定重置时钟，PLL 35固定输出频率和相位，然后利用进行了乘法的频率来产生内部时钟。将从PLL 35输出的时钟信号提供至数据接收器32和数据发送器33。

[0042] 数据接收器32根据PLL 35的输出时钟来对输入视频数据进行采样，然后将采样结果发送至门阵列逻辑部件31。门阵列逻辑部件31根据补偿算法来调制来自数据接收器32的输入数据，然后经由数据发送器33将经调制的数据R’、G’和B’发送至定时控制器
101。门阵列逻辑部件31根据输入视频数据的帧代表值来选择背光调光数据(DIM)，然后将该背光调光数据(DIM)发送至背光驱动电路111。数据接收器32可以是TMDS接收器或LVDS接收器。数据发送器33可以是TMDS发送器或LVDS发送器。

[0043] 图4是例示FPGA 130的初始化过程的波形图。参照图4，当开启LCD的电源时，根据通电顺序从电源IC(未示出)输出逻辑电源电压Vcc。在将逻辑电源电压Vcc翻转为高逻辑电压之后的预定的时间间隔之后，利用逻辑电源电压Vcc的RC延迟将重置信号RESET增加为高逻辑电压，然后将配置信号CONF_DONE翻转为高逻辑电压。

[0044] 当LCD的电源开启时，根据LCD的通电顺序，将逻辑电源电压Vcc和配置信号CONF_DONE顺序地变为高逻辑电压。在将逻辑电源电压Vcc从低逻辑电压翻转为高逻辑电压之后，并且在将配置信号CONF_DONE翻转为高逻辑电压之前，FPGA 130下载存储在第一非易失性存储器132中的门阵列连接数据。

[0045] 然后，FPGA重置信号发生器131延迟逻辑电源电压Vcc以将FPGA重置信号FRST翻转为高逻辑电压。根据FPGA重置信号FRST，FPGA 130固定PLL 35的输出频率和相位，开始对输入视频数据进行采样，调制所采样的数据，然后输出调光数据。

[0046] 图5是例示根据本发明的第二优选实施方式的液晶显示装置的框图。参照图5，根据本发明的第二实施方式的LCD包括液晶显示板100、背光单元110、背光驱动电路111、FPGA 133、定时控制器101、数据驱动电路102、选通驱动电路103和主计算机120。由于液晶显示板100、背光单元110、背光驱动电路111、数据驱动电路102、选通驱动电路103和主计算机120与第一实施方式中描述的基本相同，所以不对它们进行详细说明。

[0047] FPGA 133包括：门阵列逻辑部件，其包括能够通过编程来重新编程的数千个逻辑元件；PLL，其用于对输入时钟的频率进行乘法；数据接收器；以及数据发送器。通过在LCD的电源开启之后的预定时间间隔之后内部地产生的FPGA重置信号FRST来初始化FPGA 133的内置PLL。

[0048] 在将逻辑电源电压Vcc从低逻辑电压翻转为高逻辑电压之后，并在将配置信号CONF_DONE翻转为高逻辑电压之前，FPGA 133下载存储在第一非易失性存储器134中的门阵列连接数据。该门阵列连接数据包括用于配置FPGA重置信号发生器的门连接数据、用于处理补偿像素数据的算法的门连接数据以及用于处理背光调光算法的门连接数据。根据该门阵列连接数据，FPGA 133连接门阵列逻辑部件中的逻辑元件以配置用于内部重置部件、用于像素数据的补偿算法、用于处理背光调光算法以及用于滤波等的各种电路。

[0049] 在锁定PLL输出频率和相位之后，FPGA 133对经由诸如LVDS接口或TMDS接口的接口从主计算机120接收的数字视频数据R、G和B进行采样。FPGA 133根据算法来调制数字视频数据R、G和B。然后FPGA133根据全局调光算法和局部调光算法来计算输入视频数据的代表值。根据该代表值，FPGA 133选择调光数据(DIM)来控制背光亮度，并向背光驱动电路111输出所选择的调光数据。

[0050] 图6是例示FPGA 133的重置部件的一个示例的电路图。图7是例示根据本发明第二优选实施方式的FPGA 133的初始化过程的图示。参照图6和图7，FPGA 133包括数据接收器32、门阵列逻辑部件36、数据发送器33、PLL锁定重置时钟发生器34以及PLL 35。

[0051] 当LCD的电源开启时，根据LCD的通电顺序，逻辑电源电压Vcc、重置信号RESET以及配置信号CONF_DONE被顺序地变为高逻辑电压。从被配置为延迟逻辑电源电压Vcc的RC延迟电路输出重置信号RESET。

[0052] 门阵列逻辑部件36的内部重置发生器对垂直同步信号Vsync进行计数，然后当在LCD的电源开启之后经过预定的时间间隔时输出FPGA重置信号FRST。例如，门阵列逻辑部件36对在LCD的电源开启之后就接收的垂直同步信号Vsync进行计数，然后当第N(N是等于或大于2的整数)帧开始或结束时输出FPGA重置信号FRST。这里，如果N是3并且帧频率是120Hz，则可以在LCD的电源开启之后25ms时产生FPGA重置信号FRST。另选地，如果通过监测PLL 35的输出而检测到PLL 35的输出信号的频率和相位异常，则门阵列逻辑部件36的内部重置发生器可以输出FPGA重置信号FRST。

[0053] PLL锁定重置时钟发生器34通过响应于从门阵列逻辑部件36接收的FPGA重置信号FRST将PLL锁定重置时钟提供至PLL 35。根据该PLL锁定重置时钟，PLL 35固定输出频率和相位，然后利用进行了乘法的频率来产生内部时钟。将从PLL 35输出的时钟信号提供至数据接收器32和数据发送器33。

[0054] 门阵列逻辑部件36根据数据补偿算法来调制来自数据接收器32的输入数据，然后经由数据发送器33将经调制的数据R’、G’和B’发送至定时控制器101。门阵列逻辑部件36根据输入视频数据的帧代表值来选择背光调光数据(DIM)，然后将所选择的背光调光数据(DIM)发送至背光驱动电路111。

[0055] 如果改变或更新LCD板100的板特性或者驱动方法，则应该修改现有的算法或将新算法增加到FPGA 130和FPGA 133中。为了更新算法，经由用户接口将ROM写入器连接至第一非易失性存储器132和134，然后可以修改用于存储在第一非易失性存储器132和134中的现有算法的现有的门连接数据，或者将用于新算法的新的门阵列连接数据增加到第一非易失性存储器132和134中。另选地，通过将主计算机120以及FPGA130和133分别设置为主设备和从设备，并通过利用主计算机120，可以修改门阵列逻辑部件31和36的电路结构。

[0056] 尽管已经参照附图详细地描述了本发明的实施方式，但本领域技术人员应理解的是，在不改变本发明的技术精神或实质特征的情况下，可以按照其它具体形式来实现本发明。因此，应注意的是，前述的实施方式全都只是示例性的，而不应当被理解为对本发明进行限制。本发明的范围由所附权利要求限定，而不是由本发明的详细描述来限定。在本权利要求的含义和范围内作出的全部改变和修改或其等同物应该被理解为落入本发明的范围内。

[0057] 本申请要求于2009年12月28日提交的韩国专利申请No.10-2009-0131973的优先权，就各方面而言，通过引用将其并入本文，如同在本文中进行了完整阐述一样。