一种芯片上电过程信号计数延迟的方法和电路

摘要

本发明涉及芯片的可靠性领域，是一种芯片上电过程信号计数延迟的方法。该方法通过改进传统的芯片上电时延迟计数电路，增强了电路计数延迟时间的可靠性。本发明的具体实施是在芯片上电过程中对一些信号利用计数器进行延迟时，在延迟计数器的计数数值中，抽取一些计数的标记，只有当这些抽取的标记数值都被计数器计过之后，计数器才停止计数，计数器停止后产生延迟之后的信号。采用本发明的方法可以增强芯片在非正常上电时延迟计数器的计数数值的保证，能显著提高芯片非正常上电时的可靠性。

权利要求

1.一种芯片上电过程中信号计数延迟的方法，其特征在于该方法使用多个标记寄存器来加强上电过程信号延迟计数器计数的可靠性，当计数器记数到和预先设置的值相同的数值时，会置位相应的标记寄存器，只有所有的标记寄存器都被置位，计数器才停止计数，产生延迟之后的信号。

2.一种用于芯片上电过程的信号计数延迟的电路，其特征在于该电路由计数器、多个计数标记电路、标记处理电路以及时钟门控电路组成，其中：所述计数器实现芯片上电时对源信号的延迟计数功能；

所述计数标记电路由比较器电路和标记寄存器电路组成，比较器电路产生标记寄存器电路的置位条件，当计数器记数到和预先设置的值相同的数值时，置位相应的标记寄存器电路；

所述标记处理电路用于产生延迟之后的信号，当计数器记数到和预先设置的值相同的数值时，会置位相应的标记寄存器，只有所有的标记寄存器都被置位，计数器才停止计数，产生延迟之后的信号；

所述时钟门控电路在计数完成后关闭整个电路中寄存器的时钟信号以节省功耗。

3.如权利要求2所述的一种用于芯片上电过程的信号计数延迟的电路，其特征在于预先设置的值可以是计数器计数数值中的任意值。

4.如权利要求2所述的一种用于芯片上电过程的信号计数延迟的电路，其特征在于当置位所有的标记寄存器之后，延迟之后的信号控制关闭计数器的时钟。

说明书

一种芯片上电过程信号计数延迟的方法和电路

技术领域

[0001] 本发明属于芯片的可靠性领域，具体涉及芯片在非正常方式上下电时的可靠性。

背景技术

[0002] 随着信息化的发展，电子产品在人们的日常生活中占据越来越重要的角色。这些电子产品的可靠性成了人们非常关心的问题，可靠性综合反映了一个产品的耐久性、无故障性、有效性和使用经济性等特点，是产品的一项重要的质量指标。芯片作为个人随身携带的电子产品中的重要部件，不知不觉中，已越来越多应用在人们生活中的方方面面。芯片的广泛应用使得其可靠性被人们极大的关注。

[0003] 在芯片的应用中，存在一些恶劣的应用环境或不规范的操作，出现一些非正常上下电情况。如果芯片的可靠性设计的不够好，非正常上下电会造成破坏性的影响。

[0004] 以往芯片应对非正常上下电操作时内部信号可靠延迟的设计方案是：对上电过程中某些关键信号用简单的计数器进行数字延迟，当延迟之后的信号有效时内部电源电压已经稳定，然后整个芯片开始运行，通过这种方式保证芯片上电后运行的稳定性。上述方案中简单的计数器延迟在非正常上下电时存在一定问题，如下描述：在芯片非正常上电时，上电结束的时候内部标准单元的电压还没有达到正常的工作电压值，但此时计数器已经开始工作，非正常的工作电压会使计数器工作出现异常，致使计数器未记满所有计数值而很快到达计数终点，从而导致芯片开始工作时内部电压还没有到正常工作电压值，过低的电压使CPU的执行出现混乱而对芯片造成破坏性影响。

[0005] 随着半导体工艺向深纳米方向的发展，如何保证芯片在非正常上下电时芯片的可靠性变得日益突出。本发明通过改进计数器以及计数器计数的判定方式极大的提高了芯片上电时计数器的计数可靠性，使芯片在非正常上下电时内部数据的安全得到保障。

发明内容

[0006] 本发明的目的在于提供一种芯片非正常上电时内部上电过程关键信号延迟所用数字计数器的改进方法，提高芯片在非正常上下电时卡内数据的安全性。同时，本发明还能够在计数器计数完成后通过关闭计数器寄存器的时钟信号降低电路的功耗。

[0007] 为了实现上述发明的目的，本发明所提供的技术方案详细描述如下：

[0008] 一种芯片上电过程信号计数延迟的电路，其电路包括改进计数方式的计数器电路、计数标记电路、标记处理电路、时钟门控电路。整个电路的工作原理是通过芯片非正常上电时延迟计数器经过所有设置的计数中间值，从而能够保证计数延迟时间足够长，避免了在非正常上电工作时，计数器计数结果的不准确而导致的计数时间大大低于预期的情况。

[0009] 上述所说包括各种应用领域的芯片。

[0010] 上述所说的上电关键信号延迟计数器，其具体的电路形式可以是任何形式的计数器，普通的加1器或者是本发明中提及的改进方式的计数器。改进方式的计数器是通过简化计数器电路中的组合逻辑复杂度，保证了低压条件下计数器在芯片外部时钟下能够正常计数，包括有两种形式：线性反馈移位寄存器(LFSR)和异步计数器。

[0011] 上述所说的计数标记电路由两部分组成，比较器电路和标记寄存器。其中比较器电路是产生标记寄存器置位的条件，如果计数器计到过预先设置的一个计数轨迹数值则产生此标记寄存器的计数条件。标记寄存器电路的作用是标明计数器计过所有设置的计数中间值。

[0012] 上述所说的标记处理电路是逻辑电路，其输入是所有标记寄存器的输出，输出是延迟后的信号。

[0013] 上述所说的时钟门控电路的作用是在计数器计数延迟完成后关闭电路中所有寄存器的时钟以节省功耗，门控类型可以是两种。一种是与门时钟门控电路，目的是让计数器寄存器和标记寄存器的时钟信号停在低电平；另一种是或门时钟门控电路，目的是让计数器寄存器和标记寄存器的时钟信号停在高电平。

[0014] 一种芯片上电过程信号计数延迟的方法，利用本方法中的电路能够显著提高芯片在非正常上下电时卡内数据的安全性，极大的增强了芯片的可靠性，保证了芯片在各种恶劣条件下的应用安全。

附图说明

[0015] 图1总体电路结构图

[0016] 图2线性反馈移位寄存器电路原理简图

[0017] 图3异步计数器原理简图

[0018] 图4计数标记电路图

具体实施方式

[0019] 以下结合说明书附图对本发明的具体实施方式作进一步的说明。

[0020] 图1是本发明的总体结构图。整个电路的具体工作流程是，当输入信号无效之后计数器开始计数，在计数器工作过程中，如果计数器数值记到所设置的计数标记中间值的一个时计数标记电路自动设置相对应的标记位，当所有的标记位都被置为有效之后标记处理电路自动产生最终延迟之后的信号，延迟后的信号送给卡内后续控制电路，同时这个延迟后的信号也送到时钟门控电路用来关断计数器寄存器的时钟和标记寄存器的时钟。

[0021] 下面以芯片上电复位信号的计数延迟为例说明芯片上电时普通计数延迟的问题。在芯片非正常上电时，其外部管脚信号开始有效。由于芯片内的上电复位电平一般都远远低于内部标准单元的正常工作电平，上电复位信号的电平一般也只能保持几十微秒，当非正常上电速度慢时，存在上电复位无效后延迟复位计数器开始工作但是卡内部电压没有达到逻辑单元正常工作电压的情况，结果会导致计数器计数混乱而使计数器很早就计数结束。上述情况会使卡系统复位无效的时候卡内的电压并没有达到正常工作电压而导致CPU执行混乱。

[0022] 上述过程中，普通的计数器寄存器之间的逻辑电路比较长，低压下出现异常的情况概率很高。在本发明具体实施时可以选用一些逻辑电路简单的计数器，如图2和图3所示两种计数器，分别是线性反馈移位寄存器和异步计数器，寄存器之间的组合逻辑路径很小，在相同的低电压工作条件下比普通的计数器计数的可靠性更高。

[0023] 计数标记是本发明内容的重要部分，图3描述了多个标记寄存器中一个计数标记产生电路的原理。比较器产生标记寄存器的置位条件，当计数器记到了和预先设置的值相同的数值时，会置位相应的标记寄存器，标记寄存器置位后会一直保持有效。所有标记寄存器的输出都送到了标记处理电路。

[0024] 标记处理电路的原则是，必须等到标记寄存器中所有标记位都被置位后才释放送给后续电路，这样才能保证延迟计数时间最低的要求。

[0025] 时钟门控电路的目的是为了上电计数完成后关闭计数器寄存器的时钟信号和标记寄存器的时钟信号达到节省电路动态功耗。

[0026] 本发明中上述详细电路方案的实施，能够有效的增强芯片在非正常上下电操作时的可靠性，并且能够降低芯片工作时上电时延迟电路的动态功耗。