半导体结构及其制造方法

摘要

本发明公开了一种半导体结构及其制造方法，包括：一第一导电型衬底；一第二导电型井区，位于该第一导电型衬底上；一第二导电型扩散源极与一第二导电型扩散漏极，位于该第一导电型衬底上；一栅极结构，位于该第二导电型扩散源极与该第二导电型扩散漏极之间的该第二导电型井区上；以及以横向排列的多数个第一导电型埋环，形成于该第二导电型井区中，并将该第二导电型井区分为一上部漂移区与一下部漂移区。本发明实施例能以简单的方法同时增进LDMOS的击穿电压并降低导通电阻，因此能应用在超高电压技术中。

权利要求

1.一种半导体结构，其特征在于，所述的半导体结构包括：一第一导电型衬底；

一第二导电型井区，位于所述第一导电型衬底上；

一第二导电型扩散源极与一第二导电型扩散漏极，位于所述第一导电型衬底上；

一栅极结构，位于所述第二导电型扩散源极与所述第二导电型扩散漏极之间的所述第二导电型井区上；以及以横向排列的多数个第一导电型埋环，形成于所述第二导电型井区中，并将所述第二导电型井区分为一上部漂移区与一下部漂移区，所述半导体结构包括横向扩散型金属氧化2

物半导体晶体管，且击穿电压大于800V，导通电阻小于110mΩcm。

2.如权利要求1所述的半导体结构，其特征在于，所述横向扩散型金属氧化物半导体

2 2

晶体管的击穿电压介于800V至900V，导通电阻介于100mΩcm 至110mΩcm。

3.如权利要求1所述的半导体结构，其特征在于，所述第一导电型埋环的掺杂轮廓、掺杂质总量或净电荷量从所述第二导电型扩散源极到所述第二导电型扩散漏极的方向逐渐变小。

4.如权利要求1所述的半导体结构，其特征在于，所述第二导电型井区的表面掺杂浓度或净电荷量从所述第二导电型扩散源极到所述第二导电型扩散漏极的方向逐渐变大。

5.如权利要求1所述的半导体结构，其特征在于，所述第一导电型埋环互相分开。

6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构具有指插状结构，其包括一以所述第二导电型扩散源极为中心的指末端与一以所述第二导电型扩散漏极为中心的指末端，其中以所述第二导电型扩散源极为中心的指末端其所述第一导电型埋环的净电荷量小于以所述第二导电型扩散漏极为中心的指末端。

7.如权利要求6所述的半导体结构，其特征在于，所述第二导电型扩散源极为中心的指末端其所述第一导电型埋环的数量少于以所述第二导电型扩散漏极为中心的指末端。

8.如权利要求6所述的半导体结构，其特征在于，所述第二导电型扩散源极与漏极为中心的指末端分别具有不同分布的所述第一导电型埋环。

9.一种半导体结构的制造方法，其特征在于，所述的制造方法包括：提供一第一导电型衬底；

在所述第一导电型衬底上形成一第二导电型井区；

在所述第一导电型衬底上形成一第二导电型扩散源极与一第二导电型扩散漏极；

在所述第二导电型扩散源极与所述第二导电型扩散漏极之间的所述第二导电型井区上形成一栅极结构；以及在所述第二导电型井区中形成以横向排列的多数个第一导电型埋环，其将所述第二导电型井区分为一上部漂移区与一下部漂移区，所述半导体结构包括横向扩散型金属氧化物2

半导体晶体管，且击穿电压大于800V，导通电阻小于110mΩcm。

10.如权利要求9所述的半导体结构的制造方法，其特征在于，所述横向扩散型金属氧

2 2

化物半导体晶体管的击穿电压介于800V至900V，导通电阻介于100mΩcm 至110mΩcm。

11.如权利要求9所述的半导体结构的制造方法，其特征在于，所述第一导电型埋环以利用一掩膜进行光刻与注入制造工艺而形成。

12.如权利要求11所述的半导体结构的制造方法，其特征在于，形成所述第一导电型埋环的步骤包括：利用所述掩膜在所述第一导电型衬底上形成一图案化的掩膜层；

对所述图案化的掩膜层露出的所述第二导电型井区植入第一导电型掺杂质；以及移除所述图案化的掩膜层。

13.如权利要求9所述的半导体结构的制造方法，其特征在于，所述第一导电型埋环互相分开。

14.如权利要求9所述的半导体结构的制造方法，其特征在于，所述半导体结构具有指插状结构，其包括一以所述第二导电型扩散源极为中心的指末端与一以所述第二导电型扩散漏极为中心的指末端，其中以所述第二导电型扩散源极为中心的指末端其所述第一导电型埋环的净电荷量小于以所述第二导电型扩散漏极为中心的指末端。

15.如权利要求14所述的半导体结构的制造方法，其特征在于，以所述第二导电型扩散源极与漏极为中心的指末端其所述第一导电型埋环以利用一掩膜进行光刻与注入制造工艺而同步形成。

说明书

半导体结构及其制造方法

技术领域

[0001] 本发明涉及一种半导体结构及其制造方法，尤其涉及击穿电压大于800V的双扩散金属氧化物半导体晶体管及其制造方法。

背景技术

[0002] 在当今的集成电路制造工艺中，已在单一芯片中大量地整合控制器、存储器、低电压操作元件与高电压功率元件等装置，因而形成单一芯片系统。为了应付高电压与电流的需求，电源装置中通常应用如双扩散金属氧化物半导体晶体管(double-diffused metal oxide semiconductor，DMOS)的高电压装置，其在高电压下操作时具有较低的导通电阻(on-resistance)。另外，在超大规模集成电路逻辑电路(VLSI)中则通常整合有其他高电压装置，例如具有简单结构的横向扩散型金属氧化物半导体晶体管(lateral double-diffused metal oxidesemiconductor，LDMOS)，相较于惯用的垂直扩散型金属氧化物半导体晶体管(vertical double-diffused metal oxide semiconductor，VDMOS)，其具有较高的导通电阻。

[0003] 一般在设计晶体管时，主要需考虑使元件具有高击穿电压与低导通电阻(on-resistance)的特性，而近年来LDMOS制造工艺已见有采用降低表面电场(reduced surface electric field，RESURF)技术。图1即显示美国专利案6,773,997B2使用RESURF原理的N型LDMOS元件，包括自沟道区415延伸至N+型漏极区406的N型井413，以及在N型井413表面上以均一浓度掺杂的平板式(flat)P型区408，其中N型井413作为元件受到电压时的载流子漂移区，P型区408则作为RESURF层。而美国专利案6,773,997B2也进一步揭露如图2所示具有多层以均一浓度掺杂的平板式P型区408、402的元件。

[0004] 由于N型井413位于平板式P型区408、402与P型衬底401之间而能在关闭状态时轻易的耗尽，因此能以较高剂量的N型杂质形成，以降低元件的导通电阻。然而，已发现类似上述结构的LDMOS在关闭状态时，电场会集中在N+型漏极区406附近，而拥挤的电场(或电荷的群聚效应(current crowdingeffect))会导致元件的击穿电压下降，并同时降低元件的切换速度(switchingspeed)。另一方面，虽然可使用降低N型井413的掺杂浓度以增大耗尽程度的方法而达到提高击穿电压的目的，然而元件的导通电阻会因此跟着提高。根据上述，目前的技术仍难以同时达到高击穿电压与低导通电阻的目的，因此难以应用在超高电压(UHV)元件中，故有需要提供一种半导体结构及其形成方法，以克服先前技艺的不足。

发明内容

[0005] 本发明提供一种半导体结构，包括：一第一导电型衬底；一第二导电型井区，位于该第一导电型衬底上；一第二导电型扩散源极与一第二导电型扩散漏极，位于该第一导电型衬底上；一栅极结构，位于该第二导电型扩散源极与该第二导电型扩散漏极之间的该第二导电型井区上；以及以横向排列的多数个第一导电型埋环，形成于该第二导电型井区中，并将该第二导电型井区分为一上部漂移区与一下部漂移区。

[0006] 本发明也提供一种半导体结构的制造方法，包括：提供一第一导电型衬底；在该第一导电型衬底上形成一第二导电型井区；在该第一导电型衬底上形成一第二导电型扩散源极与一第二导电型扩散漏极；在该第二导电型扩散源极与该第二导电型扩散漏极之间的该第二导电型井区上形成一栅极结构；以及在该第二导电型井区中形成以横向排列的多数个第一导电型埋环，其将该第二导电型井区分为一上部漂移区与一下部漂移区。

[0007] 本发明实施例能以简单的方法同时增进LDMOS的击穿电压并降低导通电阻，因此能应用在超高电压技术中。

附图说明

[0008] 此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

[0009] 图1至图2为现有半导体结构的剖面图；

[0010] 图3至图11显示本发明一实施例半导体结构的制造工艺剖面图；

[0011] 图12显示本发明另一实施例半导体结构的上示图；

[0012] 图13为本发明具有17个P型埋环的结构实施例的分析图；

[0013] 图14则为不具有P型埋环的典型结构的分析图。

[0014] 附图标号：

[0015] 109～导电层；110～导电层；111～导电层(或漏极电极)；112～电极层(或栅+ + +极电极层)；113～P 型扩散区；114～N 型扩散区(或N 型扩散源极)；115～P型井区；
- + +
116～P 型衬底；117～N型井区；118～P型埋环；119～N 型扩散区(或N 型扩散漏极)；
120～介电层；121～掩膜层；121A～二氧化硅层；121B～光刻胶层；123～漂移区；124～上部漂移区；125～下部漂移区；128～沟道区；140～介电层(或局部场氧化介电结构)；
+
150～指末端；152～指末端；154～指部；401～P型衬底；402～P型区；406～N 型漏极区；408～P型区；413～N型井；415～沟道区。

具体实施方式

[0016] 为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

[0017] 本发明的实施例提供一种半导体装置及其制造方法。有关各实施例的制造方式和使用方式如下所详述，并伴随附图加以说明。其中，附图和说明书中使用的相同的元件编号表示相同或类似的元件。而在附图中，为清楚和方便说明起见，有关实施例的形状和厚度或有不符实际的情形。而以下所描述者特别针对本发明的装置的各项元件或其整合加以说明，然而，值得注意的是，上述元件并不特别限定于所显示或描述者，而是可以本领域技术人员所得知的各种形式，此外，当一层材料层是位于另一材料层或衬底之上时，其可以是直接位于其表面上或另外插入有其他中介层。

[0018] 图3至图11显示本发明N型沟道LDMOS的制造工艺剖面图。请参考图3，在P-型衬底116中形成N型井区117。N型井区117的形成方法可包括进行一般的光刻制造工艺- -以在P 型衬底116上形成图案化的掩膜层(未显示)，接着对P 型衬底116植入N型掺杂质，且然后移除掩膜层。上述N型掺杂质可包括磷、砷、氮、锑或上述的组合，掺杂剂量可介
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于约2x10 /cm 至约1x10 /cm，掺杂能量可介于约400keV至约600keV。在植入N型掺杂质后，可进行退火步骤，其中温度可介于约1000℃至约1050℃，时间可介于约8小时至约15小时，使N型井区117扩散至衬底116约5μm至约15μm的深度。

[0019] 请参考图4，在P-型衬底116中形成P型井区115。P型井区115通过P-型衬底116而与N型井区117互相隔开。P型井区115的形成方法可包括进行一般的光刻制造工- -
艺以在P 型衬底116上形成图案化的掩膜层(未显示)，接着对P 型衬底116植入P型掺杂质，且然后移除掩膜层。上述P型掺杂质可包括硼、镓、铝、铟或上述的组合。掺杂剂量可
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介于约1x10 /cm 至约1x10 /cm，掺杂能量可介于约100keV至约400keV。接着可进行退火步骤，温度介于约1000℃至约1050℃，时间介于约3小时至约5小时，使P型井区115扩散至衬底116约5μm至约15μm的深度。

[0020] 请参考图5，在P-型衬底116上形成图案化掩膜层121。掩膜层121可包含任何适当的材料，例如二氧化硅、碳化硅、氮化硅、或氮氧化硅，形成方法可包括物理汽相沉积法、化学汽相沉积法、等离子体增益化学汽相沉积法、高密度等离子体化学汽相沉积法、低压化学汽相沉积法、或其他任何适当的沉积技术或薄膜成长技术。在一实施例中，掩膜层121是由硅烷与氧反应所沉积而成的二氧化硅。在其他例子中，掩膜层121为由四乙氧基硅烷(tetraethoxysilane；TEOS)与臭氧反应所沉积而成的二氧化硅。在某些实施例中，掩膜层121为光刻胶材料。或者，在一实施例中，掩膜层121也可为由二氧化硅层121A与光刻胶层121B构成的结构，如图5所示。在一实施例中，利用一掩膜进行一光刻程序，以在掩膜层
121中形成开口，其露出部分N型井区117。光刻程序依序为：上光刻胶、光刻胶曝光、显影、及去光刻胶等步骤，由于其为本领域技术人员所熟知的，因此于此不再赘述。

[0021] 请参考图6，接着可进行一或多个注入制造工艺以在图案化掩膜层121露出的N型井区117中形成多数个P型埋环118，而之后还可进行退火步骤使P型埋环118扩散至适当的轮廓(profile)。P型埋环118的宽度与间距主要可通过形成图案化掩膜层121所使用的掩膜予以定义。在实施例中，每个P型埋环118通过N型井区117而彼此分开，P型埋环118之间的间距则可相同或不同。此外，由于P型埋环118是以相同的注入制造工艺同步形成，因此具有相同的深度及厚度，且每个P型埋环118的掺杂质总量是正比于宽度。当从N型井区117的左端到右端，每个P型埋环118的掺杂轮廓呈线性逐渐变小(或变窄)时，表示P型掺杂质的量(或电荷量)呈线性逐渐变少，因此N型井区117的表面掺杂浓度会从左端向右端逐渐变大。在实施例中，P型埋环118的宽度介于24μm至65μm、深度为0μm至10μm，且相邻近的P型埋环118之间的间距介于1μm至3μm。

[0022] P型埋环118的电荷量与深度(或厚度)可通过调整注入制造工艺参数，例如掺杂剂量、掺杂能量与掺杂质，以及调整退火制造工艺参数，例如温度与时间而予以控制。P型12
埋环118使用的P型掺杂质可包括硼、镓、铝、铟或上述的组合。掺杂剂量可介于约1x10 /
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cm 至约3x10 /cm，掺杂能量可介于约1500keV至约2000keV。在实施例中，退火温度为约
700℃至约900℃，退火时间为约90分钟至约120分钟。根据上述，本发明的P型埋环118仅需使用单一个掩膜进行光刻及注入制造工艺即可控制轮廓分布，方法简单且不会造成太大的额外负担。

[0023] 请参考图7，在P型埋环118上方形成介电层140。如图7所示，介电层140可为局部场氧化结构。在一例子中，局部场氧化介电结构140的形成方式包括在N型井区117上形成图案化的掩膜层(未显示)，然后进行一刻蚀步骤，以将掩膜层所露出N型井区117表面的材料，例如氧化硅或氮化硅材料移除，藉此露出硅表面，接着进行氧化步骤，使掩膜层露出的N型井区117硅表面氧化而形成。介电层140并不限定于局部场氧化结构，其亦可以利用现有技艺中对掩膜层所露出的N型井区117进行刻蚀制造工艺以形成沟槽，并以例如氧化物的介电材料填充沟槽的方式形成(未显示)。接着可移除掩膜层。介电层140的厚度可介于5000埃至8000埃，但不限于此。

[0024] 请参考图8，在P型井区115与N型井区117上形成介电层120。介电层120的厚度小于介电层140，可介于500埃至1000埃。介电层120可包括利用热氧化法，在P型井区115与N型井区117的表面所生成的氧化物。介电层120亦可包括，例如：二氧化硅、氮氧化硅或氮化硅、高介电常数介电质或上述的组合。介电层120亦可为下列一或多个材料所组成，包括：氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、氮氧化锆(ZrON)、硅酸锆(ZrSiO4)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化铈(CeO2)、氧化钛(TiO2)或氧化钽(Ta2O5)。介电层120的形成方法也可使用有化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体化学气相沉积法，或是使用例如溅射及物理气相沉积法进行。在一实施例中，介电层120与140皆为氧化硅(silicon dioxide)。

[0025] 请参考图9，在介电层120上形成电极层112。电极层112可延伸至介电层140上，如图9所示。在一实施例中，电极层112为多晶硅。而电极层112也可包括其他适当的材料，例如Ti、TiN、Ta、TaN、Cu、Al、Mo、Co、W、WN、MoSi、WSi、CoSi等金属。

[0026] 请参考图9，在P型井区115中形成N+型扩散区114，并在N型井区117中形成N++ +型扩散区119。N 型扩散区114与N 型扩散区119的形成方法可包括进行一般的光刻制造工艺，以在P型井区115与N型井区117上形成图案化的掩膜层121，接着对P型井区115与N型井区117植入N型掺杂质，且然后移除掩膜层121。上述N型掺杂质可包括磷、砷、氮、锑或上述的组合。由于掩膜层121相似于图5至图6的掩膜层121，因此，为求简洁，在此不予赘述。

[0027] 请参考图10，在P型井区115中形成P+型扩散区113。P+型扩散区113的形成方法可包括进行一般的光刻制造工艺，以在P型井区115与N型井区117上形成图案化的掩膜层121，接着对P型井区115植入P型掺杂质，且然后移除掩膜层121。上述P型掺杂质可包括硼、镓、铝、铟或上述的组合。由于掩膜层121相似于图5至图6的掩膜层121，因此，+ +为求简洁，于此不予赘述。在实施例中，N 型扩散区119的宽度介于75μm至80μm，N 型+
扩散区114的宽度介于10μm至18μm，P 型扩散区113的宽度介于0μm至10μm。

[0028] 请参考图11，利用光刻及刻蚀制造工艺移除N+型扩散区119、N+型扩散区114与+ + +P 型扩散区113上的介电层120，然后在N 型漏极区119上形成导电层111，在N 型源极区+
114与P 型扩散区113上形成导电层110，并在电极层112上形成导电层109。在一实施例中，导电层109、110与111为同步形成。导电层109、110、111可包括金属或其合金，或其他合适的材料。举例来说，导电层109、110、111可为铝或钛合金。

[0029] 在图11所显示的最终LDMOS结构中，N+型扩散区114为源极，N+型扩散区119为+漏极，沟道区128则位于N 型扩散源极114与N型井区117之间，而栅极位于沟道128上方，包括作为栅极绝缘层的介电层120与作为栅极电极层的电极层112，用来控制晶体管电流，此外以介电层140下方的N型井区117作为漂移区(drift region)123，此传导沟道用+ + +
来连接N 型扩散源极114与N 型扩散漏极119。在形成N 型扩散源极114与N型井区117时选择适当的掺杂剂量及能量能提供沟道128恰当的临界电压。

[0030] 导电层110可提供N+型扩散源极114电性连接而用作源极电极，导电层111则+ +可提供N 型扩散漏极119电性连接而用作漏极电极。另外，使用P 型扩散区113紧邻+
N 型扩散源极114能降低元件对寄生双极效应(parasiticbipolar effect)的感受性(susceptibility)并避免衬底效应。

[0031] 在一实施例中，厚介电层140可完全覆盖漂移区123(如图11所示)。在其他实施例中，介电层140则覆盖部分漂移区123，或者，漂移区123上方也可以没有介电层。使用厚介电层140能够减少栅极边缘所造成的垂直电场效应，藉此提升元件的击穿电压。在一实施例中，漏极电极111可延伸至介电层140上(未显示)以作用为场板(field plate)。此外，当栅极电极层112延伸至介电层140上时(如图11所示)，栅极电极层112也可用作场板(field plate)。使用上述场板结构能够促进元件的电场分布而减少电场聚集，藉此增加晶体管的击穿电压。

[0032] 请参考图11，由于P型埋环118的掺杂轮廓从左至右逐渐变小，同时使N型漂移+区123靠近沟道区128的部分其表面掺杂浓度会大于靠近N 型漏极区119的部分，因此元+
件在关闭状态时，N型漂移区123靠近沟道区128的部分相较于靠近N 型扩散漏极119的部分会更容易被完全耗尽掉，使得元件在相同偏压的环境下具有较低的饱和电流。另外，轮廓呈线性变化的P型埋环118其产生的负电荷会诱导出与内本电场(intrinsic field)相反方向的额外电场，其中在每个P型埋环118的边缘产生新的尖峰电场(peak electrical field)，因此能够降低主要接面边缘(main junction edge)的尖峰电场而有助于电荷的平衡，以重新分配晶体管在关闭状态时的电场分布，使元件的击穿电压提升。击穿电压的提升可通过调整每个埋环的宽度与间距达到最佳化。提升击穿电压同时有助于提高元件的切换速度。

[0033] 当LDMOS在导通状态(on-state)时，来自N+型扩散源极114的电子穿过沟道区+128，然后穿过由上部漂移区124及下部漂移区125构成的双平行导通沟道，最后传至N 型扩散漏极119。上述双平行导通沟道能大幅提升元件的电荷导通性。由于N型井区117下-
方为P 型衬底116，且其中具有P型埋环118，而具有环型掺杂轮廓的P型埋环118与N型井区117之间具有大接触面积，因此当LDMOS在关闭状态时，N型井区117能轻易耗尽，故N型井区117能以较高的掺杂浓度形成，此外，P型埋环118占据N型漂移区123的比例小，因此N型漂移区123的沟道比例不会缩小，故能藉此降低元件的导通电阻。

[0034] 在一实施例中，N型漂移区的长度约为55μm。在一实施例中，上部漂移区124的12 -2 12 -2
电荷浓度约为2.8x10 cm ，下部漂移区125的电荷浓度约为2.7x10 cm ，而P型埋环118
12 -2
的电荷浓度约为2.4x10 cm 。在另一实施例中，N型上部漂移区124及N型下部漂移区125
12 -2
中的总净电荷约为3x10 cm ，其约为传统单一(single)RESURF LDMOS的三倍以上，传统双(double)RESURFLDMOS的两倍以上，也就是说，本发明LDMOS的漂移区的电阻缩减至传统装置的三分之一左右，因而证实其具有较低的导通电阻。在实施例中，击穿电压大于800V，例
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如介于800V至900V，而导通电阻小于110mΩcm，例如介于100mΩcm 至110mΩcm。

[0035] 图13为本发明具有17个P型埋环的结构实施例的分析图。图14则为不具有P型埋环的典型结构的分析图。比较图13与图14可发现，图13N型漂移区中的电场是均匀分布的，因此元件会具有较高的击穿电压，反观图14中的电场会在N型漂移区的末端发生骤起的现象，而使元件具有较低的击穿电压。

[0036] 上述本发明的概念也可应用在具有指插状结构的LDMOS元件中。一般技术为了得到更大的驱动电流，需要尽可能地延长元件的长度，而为了充分利用寸土寸金的晶片面积，因应而生的是部分区域元件被弯转的指插状结构LDMOS。对于具有指插状结构的LDMOS元件来说，在元件操作时，其具有弯曲表面的指末端(例如参考图12中所示的以漏极为中心(drain center)的指末端150与以源极为中心(source center)的指末端152)所产生的拥挤电场会导致击穿电压下降，特别是当元件尺寸变小，亦即笔直的指部(如图12中所示的指部154)宽度变窄，亦或是指末端的弧半径变小时，电场聚集会变严重而更加恶化击穿电压下降的问题。为了避免上述问题以增加元件的击穿电压，现有技术是将指末端的宽度变宽以使其弧半径变大，但此会增加元件的占据面积而降低布局弹性并限制微缩化的发展。根据上述，本发明也提供一种应用多数个P型埋环布局以避免指末端电场拥挤的问题。

[0037] 图12为根据本发明概念的一实施例具有指插状(finger interdigitated)结构+的LDMOS的上示图，其显示例如图11中的P型埋环118、N 型扩散源极114、沟道区128、N+
型井区117与N 型扩散漏极119的表面，其余的元件则省略。须注意图12仅概念式的显示本发明实施例的精神，而未完整画出P型埋环118的分布，实际上P型埋环118也可具有连续延伸在整个元件中的跑道(racetrack)结构，或者部分不同区域的P型埋环118会互相连接。

[0038] 本发明实施例在以漏极为中心的指末端150、以源极为中心的指末端152与笔直的指部154的N型井区117中分别形成不同分布的P型埋环，使不同区域N型井区117中的漂移区具有不同的表面掺杂浓度。为了适当调整整个元件的击穿电压，以漏极为中心的指末端150其漂移区的表面掺杂浓度必须减少，以源极为中心的指末端152其漂移区的表面掺杂浓度则必须增加，换句话说，指末端150中P型埋环的总电荷量必须大于指末端152中的P型埋环。在一实施例中，指末端150中的P型埋环的数量大于指末端152中的P型埋环。此外，为同时适当的个别调整不同区域元件部分的击穿电压，本发明也可同时在指末端150使用上述掺杂轮廓从沟道区到漏极方向呈线性逐渐变小的P型埋环；也能在指末端152使用上述掺杂轮廓从沟道区到漏极方向呈线性逐渐变小的P型埋环；或者，在指末端154使用上述掺杂轮廓从沟道区到漏极方向呈线性逐渐变小的P型埋环。因此，本发明具有指插状结构的LDMOS不需增加元件占据面积即可达到增进控制击穿电压的目的。此外，本发明在不同区域具有不同分布的P型埋环仅需利用一个掩膜进行光刻与注入制造工艺即可形成，因此方法简单且不会造成太大的额外负担。在实施例中，元件的击穿电压大于800V，例
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如介于800V至900V，而导通电阻小于110mΩcm，例如介于100mΩcm 至110mΩcm。

[0039] 本发明实施例具有以下优点：本发明在N型沟道LDMOS的N型漂移区中形成多数个互相分开且掺杂轮廓从源极到漏极的方向递减的P型埋环，能够促进元件在关闭状态时的电场分布，以避免电场群聚效应并提升击穿电压。另一方面，本发明的N型井区能以高掺杂浓度形成，且N型漂移区的沟道比例不会因为P型埋环而缩小，因此能够藉此降低元件的导通电阻。此外，P型埋环仅需使用掩膜进行光刻及注入制造工艺即可形成，方法简单且不会造成成本上的负担。根据上述，本发明能以简单的方法同时增进LDMOS的击穿电压并降低导通电阻，因此能应用在超高电压技术中。

[0040] 以上的实施例仅用以本发明的范例，举例来说，当讨论N型沟道LDMOS的实施例时，另一实施例可以是以相反导电型掺杂质所形成的P型沟道LDMOS。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。