提供了一种用于减轻转换抖动的参考电路和方法以及使用其的延迟锁定环(DLL)。该参考电路和方法确定等于粗调延迟线(CDL)的步长的细调延迟线(FDL)的步长数量。由于在检测到FDL的上溢或下溢状况时转换的CDL的步长的延迟等于FDL的给定数量的步长的延迟，所以减小了DLL的转换抖动。
1.一种用于确定等于粗调延迟线的步长的细调延迟线的步长数量的方法，该方法包括下列步骤：提供时钟信号；
将所述时钟信号延迟等于预定延迟加细调延迟线的可调数量步长的第一延迟，以提供第一延迟时钟信号；
将所述时钟信号延迟等于预定延迟加粗调延迟线的步长的第二延迟，以提供第二延迟时钟信号；和调整所述细调延迟线的可调步长的数量，使得所述第一延迟等于所述第二延迟以提供等于所述粗调延迟线的步长的细调延迟线的步长数量；
其中将所述时钟信号延迟所述第一延迟的步骤包括下列步骤：将所述时钟信号延迟等于所述粗调延迟线的固有延迟的延迟；并且进一步将所述时钟信号延迟等于所述细调延迟线的固有延迟加所述细调延迟线的可调数量的步长的延迟。
2.如权利要求1所述的方法，其中将所述时钟信号延迟所述第二延迟的步骤包括下列步骤：将所述时钟信号延迟等于粗调延迟线的固有延迟的延迟加所述粗调延迟线的步长的延迟；并且进一步将所述时钟信号延迟等于细调延迟线的固有延迟的延迟。
3.如权利要求1所述的方法，其中所述调整细调延迟线的可调步长的数量的步骤包括下列步骤：如果所述第一延迟小于所述第二延迟则上调所述步长的数量；和如果所述第一延迟大于所述第二延迟则下调所述步长的数量。
4.一种用于确定等于粗调延迟线的步长的细调延迟线的步长数量的方法，该方法包括下列步骤：提供时钟信号；
将所述时钟信号延迟等于第一预定延迟加细调延迟线的可调数量步长的第一延迟；
调整所述细调延迟线的可调步长的数量使得所述第一延迟等于所述第二延迟，并提供细调延迟线的可调步长的第一数量；
将所述时钟信号延迟等于所述第二预定延迟加粗调延迟线的步长的第三延迟；
调整所述细调延迟线的可调步长的数量使得所述第一延迟等于所述第三延迟，并提供细调延迟线的可调步长的第二数量；以及从细调延迟线的可调步长的所述第二数量减去所述第一数量以提供等于粗调延迟线的步长的细调延迟线的步长数量。
5.如权利要求4所述的方法，其中将所述时钟信号延迟所述第一延迟的步骤包括下列步骤：将所述时钟信号延迟等于细调延迟线的固有延迟加所述细调延迟线的可调数量的步长的延迟。
6.如权利要求4所述的方法，其中将所述时钟信号延迟所述第二延迟的步骤包括下列步骤：将所述时钟信号延迟等于粗调延迟线的固有延迟的延迟。
7.如权利要求4所述的方法，其中所述调整细调延迟线的步长数量以使所述第一延迟等于所述第二延迟的步骤包括下列步骤：如果所述第一延迟小于所述第二延迟则上调所述步长数量；和如果所述第一延迟大于所述第二延迟则下调所述步长数量。
8.如权利要求4所述的方法，其中将所述时钟信号延迟第三延迟的步骤包括下列步骤：将时钟信号延迟等于粗调延迟线的固有延迟加所述粗调延迟线的步长的延迟。
9.如权利要求4所述的方法，其中所述调整细调延迟线的步长数量以使所述第一延迟等于所述第三延迟的步骤包括下列步骤：如果所述第一延迟小于所述第三延迟则上调所述步长的数量；和如果所述第一延迟大于所述第三延迟则下调所述步长的数量。
10.一种用于确定等于粗调延迟线的步长的细调延迟线的步长数量的参考电路，该参考电路包括：用于接收时钟信号的第一路径，包括：用于提供第一预定延迟的第一粗调延迟线，和用于提供可调数量的延迟步长加第二预定延迟的第一细调延迟线，用于接收所述时钟信号的第二路径，包括：用于提供等于所述第一预定延迟加粗调延迟线的步长的第三预定延迟的第二粗调延迟线，和用于提供等于所述第二预定延迟的第四预定延迟的第二细调延迟线，用于从所述第一和第二路径接收输出并提供来自所述第一和第二路径的输出的相位差的鉴相器，和控制器，用于：
提供用于调整所述第一细调延迟线的步长数量以使所述第一路径的总延迟等于所述第二路径的总延迟的多个控制信号；和提供等于所述粗调延迟线的步长的所述细调延迟线的步长数量。
11.如权利要求10所述的参考电路，其中所述第一预定延迟等于所述第一粗调延迟线的固有延迟。
12.如权利要求10所述的参考电路，其中所述第二预定延迟等于所述第一细调延迟线的固有延迟。
13.如权利要求10所述的参考电路，其中所述第三预定延迟等于所述第二粗调延迟线的固有延迟。
14.如权利要求10所述的参考电路，其中所述第四预定延迟等于所述第二细调延迟线的固有延迟。
主粗调延迟线，用于将主时钟信号延迟所述主粗调延迟线的0个或者更多个步长；
主细调延迟线，用于将所述主时钟信号进一步延迟所述主细调延迟线的0个或者更多个步长；和用于确定等于所述主粗调延迟线的一个步长的所述主细调延迟线的步长数量的参考电路，该参考电路包括：用于接收经分频的时钟信号的第一路径，包括：用于提供第一预定延迟的第一粗调延迟线，和用于提供可调数量的延迟步长加第二预定延迟的第一细调延迟线，其中所述第一细调延迟线的一个步长等于所述主细调延迟线的一个步长，用于接收所述经分频的时钟信号的第二路径，包括：用于提供等于所述第一预定延迟加大于所述第一预定延迟的所述主粗调延迟线的步长的第三预定延迟的第二粗调延迟线，和用于提供等于所述第二预定延迟的第四预定延迟的第二细调延迟线，用于从所述第一和第二路径接收输出并提供来自所述第一和第二路径的输出的相位差的鉴相器，和控制器，用于：
提供用于调整所述第一细调延迟线的步长数量以使所述第一路径的总延迟等于所述第二路径的总延迟的多个控制信号；和提供等于所述主粗调延迟线的步长的所述主细调延迟线的步长数量。
16.如权利要求15所述的延迟锁定环，其中所述第一预定延迟等于所述第一粗调延迟线的固有延迟。
17.如权利要求15所述的延迟锁定环，其中所述第二预定延迟等于所述第一细调延迟线的固有延迟。
18.如权利要求15所述的延迟锁定环，其中所述第三预定延迟等于所述第二粗调延迟线的固有延迟。
19.如权利要求15所述的延迟锁定环，其中所述第四预定延迟等于所述第二细调延迟线的固有延迟。
20.一种用于确定等于粗调延迟线的步长的细调延迟线的步长数量的参考电路，该参考电路包括：细调延迟线，用于接收时钟信号并用于提供第一预定延迟加可调数量的延迟步长，粗调延迟线，用于接收所述时钟信号并用于提供第二预定延迟加可调数量的延迟步长，鉴相器，用于从细调延迟线和粗调延迟线接收输出并提供来自所述细调延迟线和粗调延迟线的输出的相位差，和控制器，用于：
提供用于设置所述粗调延迟线的步长的第一数量的控制信号给所述粗调延迟线；
提供用于调整所述细调延迟线的步长的第一数量以使细调延迟线的总延迟等于所述粗调延迟线的总延迟的多个控制信号；
提供所述控制信号给所述粗调延迟线用于设置所述粗调延迟线的步长的第二数量，其中所述延迟步长的第二数量等于所述延迟步长的第一数量加1；
提供所述多个控制信号用于调整所述细调延迟线的步长的第二数量使得所述细调延迟线的总延迟等于所述粗调延迟线的总延迟；
从所述细调延迟线的步长的第二数量减去所述细调延迟线的步长的第一数量；和将得到的差提供为等于所述粗调延迟线的步长的所述细调延迟线的步长数量。
21.如权利要求20所述的参考电路，其中所述第一预定延迟等于所述细调延迟线的固有延迟。
22.如权利要求20所述的参考电路，其中所述第二预定延迟等于所述粗调延迟线的固有延迟。
23.如权利要求20所述的参考电路，其中所述第二预定延迟大于所述第一预定延迟。
主粗调延迟线，用于将主时钟信号延迟所述主粗调延迟线的0个或者更多个步长，主细调延迟线，用于将所述主时钟信号进一步延迟所述主细调延迟线的0个或者更多个步长，用于确定等于粗调延迟线的步长的细调延迟线的步长数量的参考电路，该参考电路包括：细调延迟线，用于接收时钟信号并用于提供第一预定延迟加可调数量的延迟步长；
粗调延迟线，用于接收所述时钟信号并用于提供第二预定延迟加可调数量的延迟步长；
鉴相器，用于从细调延迟线和粗调延迟线接收输出并提供来自所述细调延迟线和粗调延迟线的输出的相位差；和控制器，用于：
提供用于设置粗调延迟线的步长的第一数量的控制信号给所述粗调延迟线，提供用于调整细调延迟线的步长的第一数量以使细调延迟线的总延迟等于所述粗调延迟线的总延迟的多个控制信号，提供所述控制信号给粗调延迟线用于设置粗调延迟线的步长的第二数量，其中延迟步长的第二数量等于所述延迟步长的第一数量加1，提供所述多个控制信号用于调整细调延迟线的步长的第二数量使得所述细调延迟线的总延迟等于所述粗调延迟线的总延迟，从所述细调延迟线的步长的第二数量减去所述细调延迟线的步长的第一数量，和将得到的差提供为等于所述粗调延迟线的步长的所述细调延迟线的步长数量。
25.如权利要求24所述的延迟锁定环，其中所述第一预定延迟等于细调延迟线的固有延迟。
26.如权利要求24所述的延迟锁定环，其中所述第二预定延迟等于粗调延迟线的固有延迟。
用于减轻转换抖动的参考电路和方法以及使用其的延迟锁
定环(DLL)
[0001] 相关申请的交叉引用
[0002] 这是关于本发明所提交的第一次申请。
技术领域
[0003] 本发明总地涉及延迟锁定环(DLL)。更具体地，本发明涉及用于减轻DLL中转换抖动的设备和方法。
背景技术
[0004] 数字延迟锁定环(DLL)一般包括鉴相器，其检测系统时钟和反馈时钟之间的相位差，并且调整环中的时延电路，这使得DLL输出时钟被调整为和系统时钟锁定。时间延迟一般由可调延迟线来提供。
[0005] 由于可调延迟线典型地逐步调整，所以最小延迟分辨率依赖于延迟线步长增量。为了保持锁定情况，可调延迟线在锁定点周围连续增加和减小步长增量，这导致固有的跟踪回波抖动。为了减小抖动，可调延迟线包括形成粗调延迟线(CDL)的多个粗调延迟元件(CDE)，其与形成细调延迟线(FDL)的多个细调延迟元件(FDE)串联。在电路加电之后，调整CDL，并且一旦已经几乎确定锁定点，则调整FDL，其缩小锁定点周围的窗口或眼，典型应用中，窗口或眼表示抖动的标称量。
[0006] FDL优选地包括用于提供最大时间延迟的足够多的步长，该最大时间延迟等于或略大于一步CDL的时间延迟。一旦DLL已经稳定到锁定点，可调延迟线将自动通过变化FDL来补偿由改变温度和电压条件导致的延迟变化。
[0007] 如果偏移较大，FDL中的调整将下溢/上溢其最小/最大延迟。在这种情况下，断开所串联的另一个CDE或者接通串联的另一个CDE，并且，同时调整FDL以补偿CDL的减小量/增加量来提供与之前相同的总延迟。但是，现在可再次使用FDL来补偿变化，而没有下溢/上溢的直接危险。
[0008] 在现有技术中，假设把预定数量的FDL步长交换(或者转换)成一个CDL步长提供了相等的延迟。但是，二者之间的任意区别表现为DLL输出上的转换抖动。
[0009] DLL抖动包括诸如固有跟踪回波抖动、电源噪声和基底噪声导致的抖动等因素。固有跟踪回波抖动是由DLL在锁定情况下对细调延迟的上调和下调所导致的，并且如上所述，其是等于通过FDL中的单个步长所获得的延迟的变化。由在CDL和FDL元件之间的转换所导致的并且由元件之间的失配所导致的抖动被称为转换抖动。该失配高度依赖于制造工艺，因此在设计阶段难以预知。随着工作频率连续增加，转换抖动可不期望地大幅减小数据眼。另外，由于只是不频繁地进行该转换，所以在测试期间固有地难以检测并且在DLL现场使用时可引起明显的随机丢失位。
[0010] 可使用模拟技术来获得用于各种应用的大范围高分辨率跟踪。尤其是基于相位混合器的DLL已经示出通过正交混合来获得好的高分辨率跟踪范围。但是，大部分基于模拟的DLL设计采用一些形式的电荷泵用于电压控制延迟线，并且由此因为控制元件影响整个延迟线所以它们只获得延迟步长的有限分辨率。另外，由于环带宽被限制到一小部分时钟频率以保证环的稳定性，所以这样的DLL通常需要大的捕获时间。该影响还导致模拟DLL的抖动性能差。
[0011] 而且，由于减小了模拟DLL设计的控制变量(通常是电压)以获得更高的分辨率，所以其固有地对于所有的噪声源更敏感。尤其是同步动态随机存取存储器(SDRAM)以电源和基底噪声形式给模拟块提供了有非常多噪声的环境，当这样的环境与SDRAM面积限制相组合时，有时由于布局而阻止充分实现噪声防止技术，这可导致DLL在有噪声的现场环境中不可靠。
[0012] 显然，需要与传统DLL相比具有减小的转换抖动的改进的DLL。
发明内容
[0013] 根据本发明的一个方面提供了一种用于确定大致等于粗调延迟线(CDL)的步长的细调延迟线(FDL)的步长数量的方法，该方法包括下列步骤：提供时钟信号；将所述时钟信号延迟大致等于预定延迟加FDL的可调数量步长的第一延迟，以提供第一延迟时钟信号；将所述时钟信号延迟大致等于预定延迟加CDL的步长的第二延迟，以提供第二延迟时钟信号；并调整FDL的可调步长的数量，使得所述第一延迟大致等于所述第二延迟以提供大致等于CDL的步长的FDL的步长的数量。
[0014] 根据本发明的另一个方面提供了一种用于确定大致等于粗调延迟线(CDL)的步长的细调延迟线(FDL)的步长数量的方法，该方法包括下列步骤：提供时钟信号；将所述时钟信号延迟大致等于第一预定延迟加FDL的可调数量步长的第一延迟；将所述时钟信号延迟大致等于第二预定延迟的第二延迟；调整FDL的可调步长的数量使得所述第一延迟大致等于所述第二延迟，并提供FDL的可调步长的第一数量；将所述时钟信号延迟大致等于所述第二预定延迟加CDL的步长的第三延迟；调整FDL的可调步长的数量使得所述第一延迟大致等于所述第三延迟，并提供FDL的可调步长的第二数量；以及从FDL的可调步长的第二数量减去第一数量以提供大致等于CDL的步长的FDL的步长的数量。
[0015] 根据本发明的另一方面，提供了一种用于确定大致等于粗调延迟线(CDL)的步长的细调延迟线(FDL)的步长数量的参考电路，该参考电路包括：用于接收时钟信号的第一路径，包括：用于提供第一预定延迟的第一CDL；和用于提供可调数量的延迟步长加第二预定延迟的第一FDL，用于接收所述时钟信号的第二路径，包括：用于提供大致等于所述第一预定延迟加CDL的步长的第三预定延迟的第二CDL；和用于提供大致等于所述第二预定延迟的第四预定延迟的第二FDL，用于从所述第一和第二路径接收输出并提供来自所述第一和第二路径的输出的相位差的鉴相器，和控制器，用于：从所述鉴相器接收所述相位差；提供用于调整所述第一FDL的步长的数量以使所述第一路径的总延迟大致等于所述第二路径的总延迟的多个控制信号；和提供大致等于CDL的步长的FDL的步长数量。
[0016] 根据本发明的又一个方面提供了一种延迟锁定环(DLL)，包括：主粗调延迟线(CDL)，用于将主时钟信号延迟主CDL的0个或者更多个步长；主细调延迟线(FDL)，用于将所述主时钟信号进一步延迟主FDL的0个或者更多个步长；用于确定大致等于CDL的一个步长的主FDL的步长数量的参考电路，该参考电路包括：用于接收经分频的时钟信号的第一路径，包括：用于提供第一预定延迟的第一CDL；和用于提供可调数量的延迟步长加第二预定延迟的第一FDL，其中第一FDL的一个步长大致等于主FDL的一个步长，用于接收所述经分频的时钟信号的第二路径，包括：用于提供大致等于所述第一预定延迟加大于所述第一预定延迟的主CDL的步长的第三预定延迟的第二CDL；和用于提供大致等于所述第二预定延迟的第四预定延迟的第二FDL，用于从所述第一和第二路径接收输出并提供来自所述第一和第二路径的输出的相位差的鉴相器，和控制器，用于从所述鉴相器接收所述相位差；提供用于调整所述第一FDL的步长数量以使所述第一路径的总延迟大致等于所述第二路径的总延迟的多个控制信号；和提供大致等于CDL的步长的FDL的步长数量。
[0017] 一种用于确定大致等于粗调延迟线(CDL)的步长的细调延迟线(FDL)的步长数量的参考电路，该参考电路包括：FDL，用于接收时钟信号并用于提供第一预定延迟加可调数量的延迟步长；CDL，用于接收所述时钟信号并用于提供第二预定延迟加可调数量的延迟步长；鉴相器，用于从第一和第二路径接收输出并提供来自所述第一和第二路径的输出的相位差；和控制器，用于：接收来自所述鉴相器的相位差，提供用于设置CDL的步长的第一数量的控制信号给CDL，提供用于调整FDL的步长的第一数量以使FDL的总延迟大致等于CDL的总延迟的多个控制信号，提供用于设置CDL的步长的第二数量的控制信号给CDL，其中延迟步长的第二数量等于延迟步长的第一数量加1，提供用于调整FDL的步长的第二数量使得FDL的总延迟大致等于CDL的总延迟的多个控制信号，从FDL的步长的第二数量减去FDL的步长的第一数量，并提供大致等于CDL的步长的FDL的步长数量。
[0018] 根据本发明的又一个方面提供了一种延迟锁定环(DLL)包括：主粗调延迟线(CDL)，用于将主时钟信号延迟粗调延迟线的0个或者更多个步长，主细调延迟线(FDL)，用于将主时钟信号进一步延迟FDL的0个或者更多个步长；以及用于确定大致等于粗调延迟线(CDL)的步长的细调延迟线(FDL)的步长数量的参考电路，该参考电路包括：FDL，用于接收时钟信号并用于提供第一预定延迟加可调数量的延迟步长；CDL，用于接收所述时钟信号并用于提供第二预定延迟加可调数量的延迟步长；鉴相器，用于从第一和第二路径接收输出并提供来自所述第一和第二路径的输出的相位差；控制器，用于：接收来自所述鉴相器的相位差，提供用于设置CDL的步长的第一数量的控制信号给CDL，提供用于调整FDL的步长的第一数量以使FDL的总延迟大致等于CDL的总延迟的多个控制信号，提供用于设置CDL的步长的第二数量的控制信号给CDL，其中延迟步长的第二数量等于延迟步长的第一数量加1，提供用于调整FDL的步长的第二数量使得FDL的总延迟大致等于CDL的总延迟的多个控制信号，以及从FDL的步长的第二数量减去FDL的步长的第一数量，并提供大致等于CDL的步长的FDL的步长的数量。
[0019] 因此，本发明的益处在于提供了用于减轻转换抖动的参考电路和方法以及和传统DLL相比具有减小的转换抖动的DLL。
附图说明
[0020] 根据下文结合附图的详细描述，本发明的其他特征和益处将变得显而易见，其中：
[0021] 图1是根据本发明的延迟锁定环(DLL)的实施例的框图；
[0022] 图2是图1所示的主粗调延迟线(CDL)的实施例的示意图；
[0023] 图3是图1所示的主细调延迟线(FDL)的实施例的示意图；
[0024] 图4是图1所示的参考电路的第一实施例的框图；
[0025] 图5是图1所示的参考电路的第二实施例的框图；
[0026] 图6至9是确定等于一步CDL的FDL步长的数量的第一方法的流程图；
[0027] 图10至15是确定等于一步CDL的FDL步长的数量的第二方法的流程图；
[0028] 注意，在所有的附图中，由相同的参考标记来标识相同的特征。
具体实施方式
[0029] 图1示意了根据本发明实施例的延迟锁定环(DLL)100。主鉴相器102接收主时钟(CLK)信号104和反馈时钟(F_CLK)信号106，比较F_CLK信号106的相位和CLK信号104的相位，并且将上108和下110计数控制信号发送给粗调状态机112和细调状态机114。上信号和下信号108、110也由主控制器116监控，主控制器116控制状态机112、114。
[0030] 主粗调状态机112优选地包括每个状态一个触发器这类的状态机，用于提供全解码的输出125给主粗调延迟线(CDL)122。替代地，主粗调状态机112可包括上/下计数器和温度计解码器，用于提供全解码的输出125给主CDL 122。
[0031] 主细调状态机114优选地也包括每个状态一个触发器这类的状态机，用于提供全解码的输出给主细调延迟线(FDL)124。替代地，主细调状态机114可包括上/下计数器和温度计解码器，用于提供全解码的输出126给主FDL 124。
[0032] 主粗调状态机112和主细调状态机114的输出125、126优选为三态逻辑信号。低阻抗输出启动相应的粗调延迟元件(CDE)或者细调延迟元件(FDE)(在下面描述)。高阻抗输出关闭相应的CDE 206或者FDE 306，由此减小CDL 122或FDL 124的步长数量。
[0033] 将CLK信号104提供给主CDL 122的输入，将主CDL 122的输出123提供给主FDL124的输入。主FDL 124将F_CLK信号106提供给主鉴相器102。还将F_CLK信号106作为DLL 100的输出来提供，其与CLK信号104相比大致具有零延迟。
[0034] 参考图2，主CDL 122包括多个CDE 206，每个CDE优选为基于RC延迟元件的大致等值电容器。缓冲器驱动器202接收CLK信号104并驱动串联电阻器204，串联电阻器204跟随有多个大致等值电容器206，这些大致等值电容器206通过三态逻辑信号125可选，三态逻辑信号125从粗调状态机112输出。CDL 122的步长定义为通过启动CDE 206来提供的增量延迟。
[0035] 参考图3，主FDL 124包括多个FDE 306，每个FDE优选为基于RC延迟元件的大致等值电容器。缓冲器驱动器302从主CDL 122接收输出123并驱动串联电阻器304，串联电阻器304跟随有多个大致等值电容器306，这些大致等值电容器306通过三态逻辑信号126可选，三态逻辑信号126从细调状态机114输出。FDL 124的步长定义为通过启动FDE 306来提供的增量延迟。
[0036] 为了清楚起见，图2和3中所示的CDL 122和FDL 124的实施例是简化的。本领域普通技术人员可以理解CDL 122和FDL 124可以包括比图示更多的缓冲器、电阻器和晶体管以提供指定的CDL 122和FDL 124的最大延迟。例如，2007年3月13日授权给OH的名称为“TRIM UNIT HAVING LESS JITTER”的美国专利7,190,202提供了延迟线，其中每个延迟单元包括串联耦合在延迟线和地电位之间的负载电容器和选择晶体管，并包括具有输入端以接收使能信号并具有耦合到选择晶体管的栅极的输出端的滤波电路，该专利通过引用包含于此。
[0037] 再次参考图1，主控制器116控制粗调状态机112和细调状态机114，以调整主CDL122和主FDL 124的步长数量，来将CLK 104和F_CLK 106信号的相位尽可能靠近地锁定在一起。
[0038] 主控制器116感测主细调状态机114的上溢。上溢定义为到低阻态的主FDL 124的信号126的数量大于预定上限。因此，主控制器116控制粗调状态机112，通过将到低阻态的主粗调线122的信号125的数量加一使粗调延迟元件的数量加一，并且控制细调状态机114，通过将到低阻态的主细调延迟线124的信号126的数量减M 128来把细调延迟元件的数量减少M 128，其中M 128大致等于提供大致等于主CDL 122的一步延迟所需的主FDL124的步长的数量。由参考电路130来提供M 128的值(在下面描述)。
[0039] 主控制器116还感测主细调状态机114的下溢。下溢定义为到低阻态的主细调线120的信号126的数量小于预定下限。因此，主控制器116控制粗调状态机112，通过将到低阻态的主CDL 122的信号125的数量减一使粗调延迟元件206的数量减一，并且控制细调状态机114，通过将到低阻态的主FDL 124的信号126的数量加M 128来使细调延迟元件的数量增加M个128。
[0040] 在所有特定的工作条件中，限定为预定上限和预定下限之差的主FDL124的范围优选地选择为大于或等于主CDL 122的步长。
[0041] 将DIV_CLK信号120提供给粗调状态机112、主控制器116、细调状态机114和参考电路130。DIV_CLK信号120的频率优选为主时钟104的频率的约数(也即是其1/N)以减小所需电量。
[0042] 参考图4，示出了参考电路130的第一实施例的框图。第一延迟路径402接收DIV_CLK信号120。第一CDL 406提供第一预定延迟。第一CDL 406大致类似于(也即，具有大致相等的延迟步长，但优选地比主CDL 406具有更少数量的CDE以减小电路面积需求)主CDL 122，除了将其输入407优选地设置为“0”(也即，所有的输入被硬连线到高阻态)。替代地，和主CDL 122的CDE总数量相比更少数量(X)的第一CDL 406的输入407可以被设置为低阻态。
[0043] 第一延迟路径402还包括第一FDL 408，其类似于(也即具有大致相等的延迟步长并且优选地具有大致相等数量的FDE)主FDL 124。第一FDL 408从参考电路控制器416接收多个信号418以调整第一FDL 408的步长的数量。
[0044] 第一路径402的总延迟大致等于第一CDL 406的延迟加上第一FDL 408的延迟。将第一路径402的输出提供给参考电路鉴相器414。应该注意，第一CDL 406和第一FDL
408的顺序可以与图4中所示的相反，并仍在本发明的范围内。
[0045] 第二延迟路径404也接收DIV_CLK信号120。第二CDL 410提供第二预定延迟。第二CDL 410类似于(也即，具有大致相等的固有延迟并且具有大致相等的延迟步长)第一CDL406，但是其输入411优选地被设置为“1”(意味着除了一个外所有的输入被设置为高阻态，另外的被设置为低阻态)。一般，第二CDL 410的步长的数量选择为比第一CDL 406多一个(X+1)。
[0046] 第二延迟路径404还包括第二细调延迟线412，其大致类似于(也即，具有大致相等的固有延迟，并且具有大致相等的延迟步长)第一FDL 408，除了将其所有输入413设置为“0”(也即，所有输入413被设置为高阻态)。
[0047] 第二延迟路径404的总延迟大致等于第二CDL 410的延迟加上第二FDL 412的延迟。将第二路径408的输出提供给参考电路鉴相器414。应该注意，第二CDL 410和第二FDL 412的顺序可以与图4中所示的相反，并仍在本发明的范围内。
[0048] 由于参考电路130中的延迟线406、408、410和412优选地与主CDL 122和主FDL124同时制造，并且优选地彼此非常接近且以相同朝向位于相同的集成电路上，所以它们随时间、温度和工艺变化呈现大致相同的特征。
[0049] 第一延迟路径402和第二延迟路径404的输出被连接到鉴相器414的输入，鉴相器414优选地与主鉴相器102大致相同。鉴相器414提供相位差415到参考电路控制器416，相位差415优选地是上计数和下计数信号。
[0050] 参考电路控制器416为第一FDL 408提供一组全解码的控制信号418。参考电路控制器416可包括每个状态一个触发器这类的状态机，其中触发器的输出直接将控制信号提供给第一FDL 408。替代地，参考电路控制器416可包括上/下计数器和温度计解码器来为第一FDL 408提供控制信号418。
[0051] 参考电路控制器416调整提供给第一FDL 408的控制信号418，以使得相位差415大致为零，并且因此第一延迟路径402的总延迟大致等于第二延迟路径404的总延迟。随着温度和电压条件的改变，M 128不断更新，由此提供FDE的精确数目，该数目在工艺参数、温度和电压偏移时确保主CDL 122的步长和主FDL 124的步长之间失配最小。
[0052] 参考图5，示出了参考电路130的第二实施例的框图。参考电路130包括参考FDL508，其类似于(也即，具有大致相等的延迟步长并优选地具有大致相等数量的延迟步长)主FDL 124和第一FDL 408。参考FDL 508从参考电路控制器516接收多个信号418以调整参考FDL 508的步长的数量。
[0053] 参考CDL 510也接收DIV_CLK信号120。参考CDL 510类似于(也即，具有大致相等的固有延迟并具有大致相等的延迟步长)主CDL 122。第二CDL 410也从参考电路控制器516接收信号504，用于调整参考电路CDL 510的步长的数量。
[0054] 参考电路FDL 508和参考电路CDL 404的输出被连接到鉴相器414的输入，鉴相器414优选地与主鉴相器102大致相同。鉴相器414提供相位差415到参考电路控制器516，相位差415优选地是上计数和下计数信号。
[0055] 参考电路控制器516为参考电路FDL 508提供一组全解码的控制信号418。参考电路控制器516可包括每个状态一个触发器这类的状态机，其中触发器的输出直接将控制信号提供给第一FDL 508。替代地，参考电路控制器516可包括上/下计数器和温度计解码器来为参考电路FDL 508提供控制信号418。
[0056] 首先，参考电路CDL 510的若干步长被设置为“0”(也即，输入504被设置为高阻态)。参考电路控制器516调整提供给参考电路FDL 508的控制信号518，使得通过将控制线路518的第一数量设置为低阻态并且将剩余的控制线路设置为低阻态来使参考电路FDL508的延迟大致等于参考电路CDL 510的延迟。
[0057] 第二，参考电路CDL 510的若干步长被设置为“1”(也即，输入504被设置为低阻态)。参考电路控制器516调整提供给参考电路FDL 508的控制信号518，使得通过将控制线路518的第二数量设置为低阻态并且将剩余的控制线路设置为低阻态来使参考电路FDL508的延迟大致等于参考电路CDL 510的延迟。
[0058] 第三，参考电路控制器516用第二数量减去第一数量，由此提供大致等于主FDL124的步长的数量的第三数量M 128，其中上述数量的主FDL的步长等于主CDL 122的步长。应该注意，可以以任意顺序确定第一和第二数量，并仍在本发明的范围内。
[0059] 随着温度和电压条件的改变，M 128不断更新，由此提供在工艺参数、温度和电压偏移时确保CDL 122和FDL 124之间最小失配的FDE的精确数量。
[0060] 参考图6，提供了一种根据本发明的用于确定大致等于CDL的步长的FDL的步长数量的方法600。
[0061] 方法600包括以下步骤：i)602将时钟信号120延迟大致等于预定延迟加FDL的可调数量的步长的第一延迟，由此提供第一延迟时钟信号，ii)604将时钟信号延迟大致等于预定延迟加CDL的步长的第二延迟404，由此提供第二延迟时钟信号，和iii)606调整FDL的可调步长的数量，使得第一延迟大致等于第二延迟，由此提供大致等于CDL的步长的FDL的步长的数量128。
[0062] 在步骤i)602(图7)中，时钟信号120优选地延迟大致等于CDL的固有延迟702加大致等于FDL的固有延迟加FDL的可调数量的步长的延迟704的延迟。
[0063] 在步骤ii)604(图8)中，时钟信号120优选地延迟大致等于CDL的固有延迟加CDL的步长的延迟802加大致等于FDL的固有延迟的延迟804的延迟。
[0064] 在步骤iii)606(图9)中，如果第一延迟小于第二延迟，则优选地上调FDL的可调步长的数量902，且如果第一延迟大于第二延迟，则优选地下调FDL的可调步长的数量904。
[0065] 参考图10，提供了另一种根据本发明的用于确定大致等于CDL的步长的FDL的步长数量的方法1000。
[0066] 方法1000包括以下步骤：i)1002将时钟信号120延迟大致等于第一预定延迟加FDL的可调数量的步长的第一延迟，ii)1004将时钟信号延迟大致等于第二预定延迟的第二延迟，iii)1006调整FDL的可调步长的数量，使得第一延迟大致等于第二延迟并提供FDL的可调步长的第一数量，iv)1008将时钟信号延迟大致等于第二预定延迟加CDL的步长的第三延迟，v)1010调整FDL的可调步长的数量，使得第一延迟大致等于第三延迟并提供FDL的可调步长的第二数量，和vi)1012用FDL的可调步长的第二数量减去第一数量，由此提供大致等于CDL的步长的FDL的步长的数量。
[0067] 在步骤i)1002(图11)中，时钟信号优选地延迟大致等于FDL的固有延迟加FDL的可调数量的步长的延迟。
[0068] 在步骤ii)1004(图12)中，时钟信号优选地延迟大致等于CDL的固有延迟的延迟。
[0069] 在步骤iii)1006(图13)中，如果第一延迟小于第二延迟，则优选地上调步长的数量，且如果第一延迟大于第二延迟，则优选地下调步长的数量。
[0070] 在步骤iv)1008(图14)中，时钟信号优选地延迟大致等于CDL的固有延迟加CDL的步长的延迟。
[0071] 在步骤v)1010(图15)中，如果第一延迟小于第三延迟，则步长的数量优选地上调，且如果第一延迟大于第三延迟，则步长的数量优选地下调。
[0072] 虽然使用DLL作为用于减少转换抖动的电路描述了上述实施例，但是这些概念可被用于包括关于任意参考延迟路径的跟踪延迟的其它应用。例如，本发明可被用于时钟恢复电路、集成电路测试器采用的管脚时序调谐器等中。
[0073] 所提供的DLL100尤其可用于现场可编程门阵列(FPGA)中的时钟树管理和专用集成电路。同样，使用DLL100来同步化外部时钟信号和内部操作可有益于诸如同步动态随机存取存储器(SDRAM)、同步静态随机存取存储器(SSRAM)、和诸如FLASH的串行连接的存储器的同步集成电路。
[0074] 上述的本发明的实施例仅用于示例。因此本发明的范围仅由所附权利要求的范围所限定。
[0075] 单元表
[0076]单元名称 参考标记
延迟锁定环(DLL) 100
主鉴相器 102
主时钟(CLK) 104
反馈时钟(F_CLK) 106
上计数控制线路 108
下计数控制线路 110
[0077]粗调状态机 112
细调状态机 114
主控制器 116
经分频的时钟(DIV_CLK) 120
主粗调延迟线(CDL) 122
主CDL输出/主FDL输入 123
主细调延迟线(FDL) 124
粗调状态机输出/主CDL输入 125
细调状态机输出/主FDL输入 126
参考电路输出(M) 128
参考电路 130
主CDL输入缓冲器 202
主CDL电阻 204
主CDL延迟单元(CDE) 206
主CDL输出缓冲器 208
主FDL输入缓冲器 302
主FDL电阻 304
主FDL延迟单元(FDE) 306
主FDL输出缓冲器 308
第一延迟路径 402
第二延迟路径 404
第一CDL 406
第一CDL输入 407
第一FDL 408
第二CDL 410
第二CDL输入 411
第二FDL 412
第二FDL输入 413
参考电路鉴相器 414
参考电路相位差 415
参考电路控制器 416
[0078]参考电路控制器输出/第一FDL输入 418
参考电路CDL控制信号 504
参考电路FDL 508
参考电路CDL 510
参考电路FDL控制信号 518
用于确定步长数量的第一方法 600-904
用于确定步长数量的第二方法 1000-1504
