存储器测试模式信号产生电路及方法

摘要

本发明提供了一种存储器测试模式信号产生电路及方法。根据本发明的存储器测试模式信号产生电路包括：多个存储模块，用于存储数据；主电路，用于产生时钟信号、模式代码信号、以及输出判断信号；以及与所述多个存储模块相对应的多个从电路，所述多个从电路分别与各自的存储模块相连，其中所述多个从电路依次级联，所述主电路将时钟信号、模式代码信号、以及输出判断信号提供给从电路。根据本发明的存储器测试模式信号产生电路能够使测试模式信号的产生和传递变得简单。

权利要求

1.一种存储器测试模式信号产生电路，其特征在于，所述存储器测试模式信号产生电路包括：多个存储模块，用于存储数据；

主电路，用于产生时钟信号以及模式代码信号；以及

与所述多个存储模块相对应的多个从电路，所述多个从电路分别与各自的存储模块相连，其中所述多个从电路依次级联，所述主电路将时钟信号以及模式代码信号提供给从电路，所述多个从电路依次传递所述时钟信号以及所述模式代码信号；

其中，时钟信号用于定时及同步，以使得信号可被正确地输入第一从电路；

所述多个从电路将控制信号作为模式测试信号发送给各自的存储模块，模式代码信号包含各个存储模块用于产生测试模式信号所需的信号；

所述主电路还产生输出判断信号，并将输出判断信号提供给从电路，所述输出判断信号用于判断：是自第一从电路输出数据至主电路、还是自主电路向第一从电路输出数据。

2.根据权利要求1所述的存储器测试模式信号产生电路，其特征在于，所述从电路包括移位寄存器。

3.根据权利要求1或2所述的存储器测试模式信号产生电路，其特征在于，所述主电路将时钟信号以及模式代码信号串行地提供给从电路。

4.一种存储器测试模式信号产生方法，其特征在于，所述存储器测试模式信号产生方法包括步骤：利用主电路产生时钟信号以及模式代码信号；

提供与存储器的多个存储模块相对应的多个从电路，所述多个从电路分别与各自的存储模块相连，其中所述多个从电路依次级联，所述主电路将时钟信号以及模式代码信号提供给从电路，所述多个从电路依次传递所述时钟信号以及所述模式代码信号；

其中，时钟信号用于定时及同步，以使得信号可被正确地输入第一从电路；

利用所述多个从电路将控制信号作为模式测试信号发送给各自的存储模块，模式代码信号包含各个存储模块用于产生测试模式信号所需的信号；

利用所述主电路产生输出判断信号，并将输出判断信号提供给从电路，所述输出判断信号用于判断：是自第一从电路输出数据至主电路、还是自主电路向第一从电路输出数据。

5.根据权利要求4所述的存储器测试模式信号产生方法，其特征在于，所述从电路包括移位寄存器。

6.根据权利要求4或5所述的存储器测试模式信号产生方法，其特征在于，其中，述主电路将时钟信号以及模式代码信号串行地提供给从电路。

说明书

存储器测试模式信号产生电路及方法

技术领域

[0001] 本发明涉及存储器测试领域，具体地说，本发明涉及一种存储器测试模式信号产生电路以及相应的存储器测试模式信号产生方法。

背景技术

[0002] 在很多情况下，会需要对存储器(例如闪存)进行各种测试。而在对存储器进行测试的过程中，存储器内部可能存在多种测试模式(例如存储单元电流测试模式等)；因此，需要利用存储器测试模式信号来在多种测试模式之中选择一个测试模式，并且将所选择的测试模式告知存储器的各个存储模块。

[0003] 并且，在不同情况下，可能会要求对存储器的不同部分(不同存储模块、不同存储分区等)进行测试，因此也需要区分确定被选择进行测试的具体存储区域。

[0004] 现有技术一般采用对各个存储区域(存储模块)分别发送测试模式信号的方法。如图1所示，其中示出了示出了根据现有技术的存储器测试模式信号产生电路的示意图。如图1所示，存储器的存储区域包括多个存储模块：模块1、模块2...模块n。在进行测试时，测试模式信号模块向模块1、模块2...模块n分别发送相应的测试模式信号TM1、TM2...TMn。

[0005] 可以看出，在现有技术中，在存储器内部会存在很多全局布局的信号，这严重地影响了芯片的面积，并且使得芯片设计变得复杂。

[0006] 因此，希望提出一种能够使测试模式信号的产生和传递变得简单的技术方案。

发明内容

[0007] 因此，为了解决如何使测试模式信号的产生和传递变得简单这一技术问题，本发明提出了一种存储器测试模式信号产生电路以及相应的存储器测试模式信号产生方法。

[0008] 根据本发明的第一方面，提供了一种存储器测试模式信号产生电路，其特征在于，所述存储器测试模式信号产生电路包括：多个存储模块，用于存储数据；主电路，用于产生时钟信号以及模式代码信号；以及与所述多个存储模块相对应的多个从电路，所述多个从电路分别与各自的存储模块相连，其中所述多个从电路依次级联，所述主电路将时钟信号以及模式代码信号提供给从电路。

[0009] 在上述存储器测试模式信号产生电路中，所述从电路包括移位寄存器。

[0010] 在上述存储器测试模式信号产生电路中，所述主电路将时钟信号以及模式代码信号串行地提供给从电路。

[0011] 在上述存储器测试模式信号产生电路中，所述主电路还产生输出判断信号，并将输出判断信号提供给从电路。

[0012] 在上述存储器测试模式信号产生电路中，所述多个从电路将控制信号作为模式测试信号发送给各自的存储模块。

[0013] 根据本发明的第二方面，提供了一种存储器测试模式信号产生方法，其特征在于，所述存储器测试模式信号产生方法包括步骤：利用主电路产生时钟信号以及模式代码信号；提供与存储器的多个存储模块相对应的多个从电路，所述多个从电路分别与各自的存储模块相连，其中所述多个从电路依次级联，所述主电路将时钟信号以及模式代码信号提供给从电路。

[0014] 在上述存储器测试模式信号产生方法中，所述从电路包括移位寄存器。

[0015] 在上述存储器测试模式信号产生方法中，述主电路将时钟信号以及模式代码信号串行地提供给从电路。

[0016] 在上述存储器测试模式信号产生方法中，所述存储器测试模式信号产生方法还包括步骤：利用所述主电路产生输出判断信号，并将输出判断信号提供给从电路。

[0017] 在上述存储器测试模式信号产生方法中，所述存储器测试模式信号产生方法还包括步骤：利用所述多个从电路将控制信号作为模式测试信号发送给各自的存储模块。

[0018] 根据本发明的存储器测试模式信号产生电路以及存储器测试模式信号产生方法能够使测试模式信号的产生和传递变得简单。

附图说明

[0019] 结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

[0020] 图1示出了根据现有技术的存储器测试模式信号产生电路的示意图。

[0021] 图2示出了根据本发明实施例的存储器测试模式信号产生电路的示意图。

[0022] 需要说明的是，附图用于说明本发明，而非限制本发明。

具体实施方式

[0023] 为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

[0024] 图2示出了根据本发明实施例的存储器测试模式信号产生电路的示意图。如图2所示，存储器的存储区域包括用于存储数据的多个存储模块：模块1、模块2...模块n。

[0025] 并且，存储器中还包括：第一从电路、第二从电路、...第n从电路、以及一个主电路。其中，第一从电路、第二从电路、...第n从电路相互级联，并且主电路连接至第一从电路。此外，第一从电路连接至模块1，第二从电路连接至模块2，第n从电路连接至模块n。即，这些从电路都与一个相应的存储模块相连接。

[0026] 在进行测试时，主电路向第一从电路输入三个信号，这三个信号分别是：时钟信号CLK、模式代码信号SI、以及输出判断信号SO。并且，时钟信号CLK、模式代码信号SI、以及输出判断信号SO被从第一从电路依次传递至第n从电路。因此，在某个具体实施例中，第一从电路、第二从电路、...第n从电路可以被实现为移位寄存器，例如双向移位寄存器。

[0027] 更具体地说，主电路将时钟信号CLK、模式代码信号SI、以及输出判断信号SO串行输入第一从电路。

[0028] 其中，时钟信号CLK用于定时及同步，以使得信号可被正确地输入第一从电路。

[0029] 模式代码信号SI包含各个存储模块(即，模块1、模块2...模块n)用于产生测试模式信号所需的信号。例如，在某个具体实施例中可以这样设置，模式代码信号SI的前几位可表示从电路选择信号，并且模式代码信号SI的后几位是具体的测试模式信号、或者测试模式信号的编码。

[0030] 输出判断信号SO的作用在于：在某些情况下，从电路会需要将数据输出(例如可以自第一从电路输出数据至主电路)，由此可以通过输出判断信号SO来进行控制。具体地说，在某个具体实施例中可以这样设置，输出判断信号SO中的某一位被用来确定是向从电路输入数据，还是自从电路输出数据，例如用于判断：是自第一从电路输出数据至主电路、还是自主电路向第一从电路输出数据。

[0031] 当各个从电路接收到串行输入的时钟信号CLK、模式代码信号SI、以及输出判断信号SO时，从电路对输入的信号进行处理，以产生各自的测试模式信号，并将产生的测试模式信号发送至各自相应的存储模块。

[0032] 例如，当第一从电路接收到从主电路输入的时钟信号CLK、模式代码信号SI、以及输出判断信号SO时，其一方面对时钟信号CLK、模式代码信号SI、以及输出判断信号SO进行处理，以判断在当前测试情况下与第一从电路接相连的模块1是否被选择进行测试，并且如果模块1被选择进行测试，则判断该模块1需要进行何种测试。根据上述判断，第一从电路将相应的控制信号作为测试模式信号发送给模块1。另一方面，第一从电路将时钟信号CLK、模式代码信号SI、以及输出判断信号SO传递给第二从电路。

[0033] 同样，当第二从电路接收到从第一从电路接输入的时钟信号CLK、模式代码信号SI、以及输出判断信号SO时，其一方面对时钟信号CLK、模式代码信号SI、以及输出判断信号SO进行处理，以判断在当前测试情况下与第二从电路接相连的模块2是否被选择进行测试，并且如果模块2被选择进行测试，则判断该模块2需要进行何种测试。根据上述判断，第二从电路将相应的控制信号作为测试模式信号发送给模块2。另一方面，第二从电路将时钟信号CLK、模式代码信号SI、以及输出判断信号SO传递给第三从电路。依次类推，由此完成存储器中测试模式信号的产生和传递。

[0034] 本领域技术普通人员可以理解的是，虽然以时钟信号CLK、模式代码信号SI、以及输出判断信号SO的串行输入输出方式描述了本发明，但是当然也可以将这些信号进行并行输入和/或输出。但是，串行输入是优选的，这是因为串行输入输出可减少数据线的数量，从而简化电路。

[0035] 对于本领域技术普通人员来说明显的是，可在不脱离本发明的范围的情况下对本发明进行各种改变和变形。所描述的实施例仅用于说明本发明，而不是限制本发明；本发明并不限于所述实施例，而是仅由所附权利要求限定。