EEPROM的浮栅制造方法及其制造的浮栅

摘要

本发明公开了一种EEPROM的浮栅制造方法，包括如下步骤：第1步，对硅片表面的多晶硅层进行刻蚀，形成浮栅，所述浮栅的侧壁具有70～80度的倾斜角度；所述硅片为：硅衬底上已形成有栅氧化层和隧穿氧化层，硅衬底中已有隔离结构，硅衬底表面已淀积有一层多晶硅；第2步，采用热氧化生长工艺使浮栅表面生长一层氧化硅；第3步，在硅片表面先后淀积一层氮化硅和氧化硅，浮栅上方的氧化硅、氮化硅、氧化硅三者一起构成了ONO层。本发明通过改进浮栅刻蚀的形貌为倾斜，以及以热氧化生长工艺对浮栅上角进行倒角，从而提高了EEPROM的数据保持特性。

权利要求

1.一种EEPROM的浮栅制造方法，其特征是，包括如下步骤：第1步，对硅片表面的多晶硅层进行刻蚀，形成浮栅，所述浮栅的侧壁与底面成70～80度夹角；

所述硅片为：硅衬底上已形成有栅氧化层和隧穿氧化层，硅衬底中已有隔离结构，硅衬底表面已淀积有一层多晶硅；

第2步，采用热氧化生长工艺使浮栅表面生长一层氧化硅；

第3步，在硅片表面先后淀积一层氮化硅和氧化硅，浮栅上方的氧化硅、氮化硅、氧化硅三者一起构成了ONO层。

2.根据权利要求1所述的EEPROM的浮栅制造方法，其特征是，所述方法第1步中，硅衬底表面的多晶硅厚度为

3.根据权利要求1所述的EEPROM的浮栅制造方法，其特征是，所述方法第1步中，采用干法等离子体刻蚀工艺对所述多晶硅层进行刻蚀。

4.根据权利要求1所述的EEPROM的浮栅制造方法，其特征是，所述方法第2步中，所生长的氧化硅厚度小于或等于

5.根据权利要求1所述的EEPROM的浮栅制造方法，其特征是，所述方法第3步中，所淀积的氮化硅和氧化硅的厚度均小于或等于

6.一种采用权利要求1所述方法制造的EEPROM的浮栅，其特征是，所述浮栅的侧壁与底面成70～80度夹角。

7.根据权利要求6所述的EEPROM的浮栅，其特征是，所述浮栅的上角为钝角。

说明书

EEPROM的浮栅制造方法及其制造的浮栅

技术领域

[0001] 本发明涉及一种半导体集成电路器件的制造方法，特别是涉及一种EEPROM的制造方法。

背景技术

[0002] 请参阅图1，这是EEPROM阵列在字线方向上的剖面示意图，其中表示了一个EEPROM存储单元，包括一个存储晶体管和一个选择晶体管。这两个晶体管都制造在衬底10和栅氧化层11之上。其中的存储晶体管还包括有一小部分区域的隧穿氧化层11a，其比栅氧化层11薄。存储晶体管还包括位于下方的浮栅12、位于中间的ONO(氧化物-氮化物-氧化物)层13和位于上方的控制栅14。在对控制栅14进行刻蚀时，一起将ONO层13、浮栅12刻蚀掉而形成存储晶体管和选择晶体管之间的隔离。

[0003] 请参阅图2，这是EEPROM阵列在位线方向上的剖面示意图，其中表示了两个EEPROM存储单元中的存储晶体管一和存储晶体管二。在对浮栅13进行刻蚀时，形成不同EEPROM存储单元中的各个存储晶体管之间的隔离。

[0004] 传统的浮栅12刻蚀工艺与控制栅14刻蚀工艺相同，都是基于线宽控制的要求，形成垂直的刻蚀形貌。EEPROM的浮栅的物理形貌与存储晶体管的可靠性有很强的相关性。浮栅12刻蚀后，会淀积ONO层13。ONO层13主要是阻挡存储在浮栅12中的电子逸出。阻挡的有效性决定数据的保存性(data retention)。当浮栅12具有垂直的刻蚀形貌时，容易在浮栅12上角形成锐角，这会导致ONO层13的底层氧化硅在浮栅12的边缘处膜厚不均匀，从而影响ONO层13阻挡电子的效果。

[0005] 实际上，控制栅14刻蚀工艺用于分隔存储晶体管和选择晶体管，的确对线宽有较严格的要求。而浮栅12刻蚀工艺用于分隔多个存储晶体管，对线宽并没有严格要求。

发明内容

[0006] 本发明所要解决的技术问题是提供一种EEPROM的浮栅制造方法，避免了浮栅上交形成锐角，从而提高EEPROM的数据保存性。

[0007] 为解决上述技术问题，本发明EEPROM的浮栅制造方法包括如下步骤：

[0008] 第1步，对硅片表面的多晶硅层进行刻蚀，形成浮栅，所述浮栅的侧壁与底面成70～80度夹角；

[0009] 所述硅片为：硅衬底上已形成有栅氧化层和隧穿氧化层，硅衬底中已有隔离结构，硅衬底表面已淀积有一层多晶硅；

[0010] 第2步，采用热氧化生长工艺使浮栅表面生长一层氧化硅；

[0011] 第3步，在硅片表面先后淀积一层氮化硅和氧化硅，浮栅上方的氧化硅、氮化硅、氧化硅三者一起构成了ONO层。

[0012] 所述方法制造的EEPROM的浮栅，侧壁与底面成70～80度夹角。

[0013] 本发明通过改进浮栅刻蚀的形貌为倾斜，以及以热氧化生长工艺对浮栅上角进行倒角，从而提高了EEPROM的数据保持特性。

附图说明

[0014] 图1是EEPROM存储阵列在字线方向的剖面示意图；

[0015] 图2是EEPROM存储阵列在位线方向的剖面示意图；

[0016] 图3a～图3c是本发明EEPROM的浮栅制造方法的各步骤示意图。

[0017] 图中附图标记说明：10为衬底；11为栅氧化层；11a为隧穿氧化层；12为浮栅；13为ONO层；131为氧化硅；132为氮化硅；133为氧化硅；14为控制栅；20为隔离结构；

具体实施方式

[0018] 本发明EEPROM的浮栅制造方法包括如下步骤：

[0019] 第1步，请参阅图3a，这是EEPROM存储阵列在位线方向的剖面示意图。在这一步以前，硅衬底10上已形成有栅氧化层11和隧穿氧化层11a，硅衬底10中已有隔离结构20对各个存储晶体管进行隔离，硅衬底10表面已淀积有一层 厚度的多晶硅作为浮栅材料。所述隔离结构20为场氧隔离(LOCOS)结构或浅槽隔离(STI)结构。

[0020] 这一步进行的操作是，对所述多晶硅层进行刻蚀，形成浮栅12，所述浮栅12的侧壁具有70～80度的倾斜角度。换个角度，对于两个浮栅12之间的沟槽而言，则是具有锥形的刻蚀剖面(刻蚀形貌)。

[0021] 这一步刻蚀出具有倾斜形貌的浮栅12，可以采用浅槽隔离(STI)结构的制造工艺，例如采用干法等离子体刻蚀，来形成浮栅12的倾斜侧壁。

[0022] 第2步，请参阅图3b，采用热氧化生长工艺使浮栅12(多晶硅)表面生长一层氧化硅131，厚度小于或等于

[0023] 这一步的热氧化生长工艺可以进一步使多晶硅浮栅12的上角变得圆滑，并使得氧化硅131即使在浮栅12的边缘处也具有均匀的膜厚。

[0024] 第3步，请参阅图3c，在硅片表面先后淀积一层氮化硅132和氧化硅133，厚度均小于或等于 浮栅12上方的氧化硅131、氮化硅132、氧化硅133三者一起构成了ONO层13。

[0025] 所述方法制造的EEPROM的浮栅，侧壁具有70～80度的倾斜角度，因此浮栅12的上角为钝角。在该浮栅12之上的氧化硅131具有均匀的膜厚。

[0026] 上述实施例的工艺方法、数值等均为示意，在不违反本发明思想的前提下，本领域的一般技术人员可以进行等同替换，仍应属于本发明的保护范围之内。