电子元件封装体及其制造方法

摘要

本发明公开一种电子元件封装体及其制造方法，其中该电子元件封装体，包括：一承载基板、至少两个半导体芯片、一填充材料层、一保护层及多个导电凸块。承载基板包括一接地区，而半导体芯片设置于承载基板的接地区上，其中每一半导体芯片包括至少一信号垫及电连接至接地区的至少一接地垫。填充材料层形成于承载基板上并覆盖半导体芯片。保护层覆盖填充材料层，而导电凸块设置于保护层上，且电连接至半导体芯片。本发明也揭示上述电子元件封装体的制造方法。

权利要求

1.一种电子元件封装体，包括：

承载基板，包括接地区；

至少两个半导体芯片，设置于该承载基板的该接地区上，其中每一半导体芯片包括至少一信号垫及电连接至该接地区的至少一接地垫；

填充材料层，形成于该承载基板上并覆盖该多个半导体芯片；

保护层，覆盖该填充材料层；以及

多个导电凸块，设置于该保护层上，且电连接至该多个半导体芯片。

2.如权利要求1所述的电子元件封装体，其中该承载基板为硅基板，且该接地区为掺杂区，形成于该硅基板内并延伸至该硅基板表面。

3.如权利要求1所述的电子元件封装体，其中该接地区包括导电粘着材料层，用以将该多个半导体芯片贴附于该承载基板上。

4.如权利要求1所述的电子元件封装体，其中该接地区包括金属层。

5.如权利要求4所述的电子元件封装体，其中该承载基板为表面具有介电层的硅基板，且该金属层位于该介电层上方。

6.如权利要求1所述的电子元件封装体，还包括一重布局层，设置于该填充材料层内，以电连接于该接地区与每一半导体芯片的该接地垫之间。

7.如权利要求1所述的电子元件封装体，其中该承载基板还包括信号区电连接至该信号垫。

8.如权利要求7所述的电子元件封装体，其中该接地区及该信号区由同一金属层所构成。

9.如权利要求7所述的电子元件封装体，还包括二重布局层，设置于该填充材料层内，以分别电连接于该接地区与每一半导体芯片的该接地垫之间以及电连接于该信号区与该多个半导体芯片中至少一个的该信号垫之间。

10.如权利要求1所述的电子元件封装体，还包括一重布局层，设置于该填充材料层与该保护层之间，以电连接于每一半导体芯片的该信号垫与对应的该导电凸块之间。

11.一种电子元件封装体的制造方法，包括：

提供至少两个半导体芯片于一承载基板上，其中该承载基板包括一接地区，且每一半导体芯片包括至少一信号垫及至少一接地垫；

将每一半导体芯片的该接地垫电连接至该接地区；

在该承载基板上形成一填充材料层，并覆盖该多个半导体芯片；

在该填充材料层上覆盖一保护层；以及

在该保护层上形成多个导电凸块，且电连接至该多个半导体芯片。

12.如权利要求11所述的电子元件封装体的制造方法，其中该承载基板为一硅基板，且该接地区为一掺杂区，形成于该硅基板内并延伸至该硅基板表面。

13.如权利要求11所述的电子元件封装体的制造方法，其中该接地区包括一导电粘着材料层，用以将该多个半导体芯片贴附于该承载基板上。

14.如权利要求11所述的电子元件封装体的制造方法，该接地区包括一金属层。

15.如权利要求14所述的电子元件封装体的制造方法，其中该承载基板为表面具有一介电层的一硅基板，且该金属层位于该介电层上方。

16.如权利要求11所述的电子元件封装体的制造方法，其中通过在该填充材料层内形成一重布局层，以将每一半导体芯片的该接地垫电连接至该接地区。

17.如权利要求11所述的电子元件封装体的制造方法，其中该承载基板还包括一信号区。

18.如权利要求17所述的电子元件封装体的制造方法，还包括将该多个半导体芯片中至少一个的该信号垫电连接至该信号区。

19.如权利要求18所述的电子元件封装体的制造方法，其中通过在该填充材料层内形成二重布局层，以分别将每一半导体芯片的该接地垫电连接至该接地区以及将该多个半导体芯片中至少一个的该信号垫电连接至该信号区。

20.如权利要求17所述的电子元件封装体的制造方法，其中该接地区及该信号区由同一金属层所构成。

21.如权利要求11所述的电子元件封装体的制造方法，还包括在该填充材料层与该保护层之间形成一重布局层，以电连接于每一半导体芯片的该信号垫与对应的该导电凸块之间。

说明书

电子元件封装体及其制造方法

技术领域

[0001] 本发明涉及一种电子封装，特别是涉及一种具有多重芯片的电子元件封装体及其制造方法。

背景技术

[0002] 随着电子或光电产品诸如数字相机、具有影像拍摄功能的手机、条码扫描器(bar code reader)以及监视器需求的增加，半导体技术发展的相当快速，且半导体芯片的尺寸有微缩化(miniaturization)的趋势，而其功能也变得更为复杂。

[0003] 因此，两个以上的半导体芯片通常为了效能上的需求而置放于同一密封的封装体，以助于操作上的稳定。然而，由于多重的半导体芯片相对于单一半导体芯片芯片而言具有更多的输入/输出(I/O)导电垫，因而增加半导体封装的困难度，使其良率降低。

[0004] 因此，有必要寻求一种新的封装体结构，其能够解决上述的问题。

发明内容

[0005] 有鉴于此，本发明一实施例提供一种电子元件封装体，包括：一种电子元件封装体，包括：一承载基板、至少二半导体芯片、一填充材料层、一保护层及多个导电凸块。承载基板包括一接地区，而半导体芯片设置于承载基板的接地区上，其中每一半导体芯片包括至少一信号垫及电连接至接地区的至少一接地垫。填充材料层形成于承载基板上并覆盖半导体芯片。保护层覆盖填充材料层，而导电凸块设置于保护层上，且电连接至半导体芯片。

[0006] 本发明另一实施例提供一种电子元件封装体的制造方法，包括：提供至少二半导体芯片在一承载基板上，其中承载基板包括一接地区，且每一半导体芯片包括至少一信号垫及至少一接地垫。将每一半导体芯片的接地垫电连接至接地区。在承载基板上形成一填充材料层，并覆盖半导体芯片。在填充材料层上覆盖一保护层。在保护层上形成多个导电凸块，且电连接至半导体芯片。

附图说明

[0007] 图1至图6为根据本发明不同实施例的电子元件封装体剖面示意图；

[0008] 图7A至图7D为根据本发明实施例的电子元件封装体的制造方法剖面示意图；及[0009] 图8A至图8D为根据本发明另一实施例的电子元件封装体的制造方法剖面示意图。

[0010] 主要元件符号说明

[0011] 10～接地区；20～信号区；100～承载基板；101～介电层；102、102a、102b～金属层；103、103a、103b～导电粘着材料层；103c、103d～非导电粘着材料层；104～填充材料层；104a、104b～开口；106、106a、106b～重布局层；108～保护层；110～导电凸块；201、202～半导体芯片；204～信号垫；206～接地垫；207～绝缘间隙壁；208～导电插塞。

具体实施方式

[0012] 以下说明本发明实施例的制作与使用。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。在附图或描述中，相似或相同部分的元件使用相同或相似的符号表示。再者，附图中元件的形状或厚度可扩大，以简化或是方便标示。此外，未绘示或描述的元件，可以是具有各种熟习该项技艺者所知的形式。

[0013] 请参照图1，其为根据本发明实施例的电子元件封装体剖面示意图。在本发明的封装体实施例中，其可应用于各种包含主动元件或被动元件(activeor passive elements)、数字电路或模拟电路等集成电路的电子元件(electroniccomponents)，例如是有关于光电元件(opto electronic devices)、微机电系统(Micro Electro Mechanical Systems，MEMS)、微流体系统(micro fluidicsystems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physicalsensor)。特别是可选择使用晶片级封装制作工艺对影像感测器、发光二极管、太阳能电池、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件、压力感测器(pressure sensors)、或喷墨头(ink printer heads)等半导体芯片进行封装。

[0014] 上述晶片级封装制作工艺主要指在晶片阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体芯片重新分布在一承载晶片上，再进行封装制作工艺，也可称之为晶片级封装制作工艺。上述晶片级封装制作工艺也适用于由堆叠(stack)方式安排具有集成电路的多片晶片，以形成多层集成电路(multi-layer integrated circuitdevices)的封装体。

[0015] 电子元件封装体包括：一承载基板100，例如一空白的硅晶片(raw siliconwafer)或其他不含电路的半导体基板，其上可放置有多个半导体芯片。承载基板100包括一接地区10。在本实施例中，承载基板100为一硅基板且接地区10为形成于承载基板100内的一掺杂区，其延伸至硅基板的表面。在其他实施例中，掺杂区可延伸至整个硅基板。另外，具有接地区10的承载基板100也可提供散热(heat dissipation)之用。

[0016] 至少两个半导体芯片201及202分别经由导电粘着材料层103a及103b或非导电粘着材料层而设置于承载基板100的接地区10上。再者，半导体芯片201及202分别包括至少一信号垫204及至少一接地垫206，其中接地垫206可通过半导体芯片201及202内的内连线结构(未绘示)及导电粘着材料层103a及103b而与承载基板100的接地区10电连接。或是，接地垫206可通过半导体芯片201及202外的导线结构(未绘示)而与承载基板100的接地区10电连接。

[0017] 一填充材料层104，例如一干膜(dry film)，形成于承载基板100上并覆盖半导体芯片201及202。填充材料层104具有多个开口以露出半导体芯片201及202的信号垫204及接地垫206。一重布局层106设置于填充材料层104上并经由填充材料层104内的开口而分别与导体芯片201及202的信号垫204及接地垫206电连接。

[0018] 一保护层108，例如一防焊层(solder mask)，覆盖填充材料层104及重布局层106上。保护层108具有多个开口以局部露出下方对应的重布局层106。多个导电凸块110对应设置于保护层108的开口内而与对应的重布局层106电连接。

[0019] 请参照图2，其为根据本发明另一实施例的电子元件封装体剖面示意图，其中相同于图1的部件使用相同的标号并省略其相关说明。在本实施例中，特别的是接地垫206经由形成于半导体芯片201及202内的导电插塞208以及导电粘着材料层103a及103b而与接地区10电连接。导电插塞208的侧壁通常具有绝缘间隙壁207，如氧化硅间隙壁，使导电插塞208与半导体芯片201及202的基底材料绝缘。再者，导电插塞208可通过现有硅通孔(through silicon via，TSV)技术而形成。

[0020] 请参照图3，其为根据本发明另一实施例的电子元件封装体剖面示意图，其中相同于图2的部件使用相同的标号并省略其相关说明。在本实施例中，承载基板100不具有掺杂区。承载基板100的接地区10包括一金属层102，例如铝、铜、或其合金，用以提供将半导体芯片201及202散热之用。同样地，半导体芯片201及202的接地垫206经由导电插塞208以及导电粘着材料层103a及103b而与接地区10电连接。

[0021] 请参照图4，其为根据本发明另一实施例的电子元件封装体剖面示意图，其中相同于图2的部件使用相同的标号并省略其相关说明。在本实施例中，承载基板100不具有掺杂区。承载基板100的接地区10包括一导电粘着材料层103，用以将半导体芯片201及202贴附于承载基板100上。

[0022] 请参照图5，其为根据本发明另一实施例的电子元件封装体剖面示意图，其中相同于图2的部件使用相同的标号并省略其相关说明。在本实施例中，承载基板100不具有掺杂区。再者，承载基板100包括一表面具有介电层101的硅基板以及位于介电层101上方的接地区10及信号区20，其中接地区10由金属层102a所构成，而信号区20由金属层102b所构成，其中金属层102a也可提供半导体芯片201及202散热之用。在一实施例中，金属层102a及102b可由同一金属层定义而成。

[0023] 接地区10与信号区20分别电连接至半导体芯片201及202的接地垫206与信号垫204。在本实施例中，特别的是填充材料层104具有多个开口104a以露出金属层102b。再者，重布局层106延伸于填充材料层104的开口104a内，使信号垫204经由重布局层106而与信号区20电连接。

[0024] 请参照图6，其为根据本发明另一实施例的电子元件封装体剖面示意图，其中相同于图5的部件使用相同的标号并省略其相关说明。在本实施例中，特别的是填充材料层104具有开口104a以露出金属层102b，且具有开口104b以露出金属层102a。再者，二重布局层106a及106b分别延伸于填充材料层104的开口104a及104b内，使信号垫204经由重布局层106a而与信号区20电连接，且接地垫206经由重布局层106b而与接地区10电连接。由于接地垫206不通过导电插塞(例如，图5中的导电插塞208)与接地区10电连接，半导体芯片201及202可分别通过导电粘着材料层或非导电粘着材料层103c及103d而贴附于承载基板100上。然而，需注意的是此处为了简化附图，仅绘示出半导体芯片201的信号垫204经由重布局层106a而与信号区20电连接，及半导体芯片202的接地垫206经由重布局层106b而与接地区10电连接。

[0025] 以下配合图7A至图7D说明根据本发明实施例的电子元件封装体10的制造方法。请参照图7A，提供一承载基板100，例如一空白的硅晶片(rawsilicon wafer)或其他不含电路的半导体基板，其上具有多个芯片区(未绘示)，用以在每一芯片区对应放置至少两个半导体芯片。此处，为简化附图及说明，仅以单一芯片区表示之。承载基板100包括一接地区10。在本实施例中，承载基板100为一硅基板，且接地区10为形成于承载基板100内的一掺杂区并通过离子注入所形成，使掺杂区延伸至硅基板的表面。在一实施例中，掺杂区也可延伸至整个硅基板。在其他实施例中，承载基板100不具有掺杂区，并以一金属层，例如铝、铜、或其合金，作为承载基板100的接地区10(如图3中的金属层102所示)。

[0026] 请参照图7B，提供至少两个半导体芯片201及202，每一半导体芯片包括至少一信号垫204、至少一接地垫206及对应连接于接地垫206下方的导电插塞208，其中导电插塞208的侧壁具有绝缘间隙壁207，如氧化硅间隙壁，使导电插塞208与半导体芯片201及202的基底材料绝缘。接着，通过导电粘着材料层103a及103b，例如导电银胶或焊料，分别将半导体芯片201及202贴附于承载基板100上，使接地垫206通过导电插塞208及导电粘着材料层103a及103b而与接地区10电连接。在其他实施例中，承载基板100不具有掺杂区，并以一导电粘着材料层将半导体芯片201及202贴附于承载基板100上，同时作为承载基板100的接地区10，使接地垫206通过导电插塞208而与接地区10电连接(如图4中的导电粘着材料层103所示)。

[0027] 请参照图7C，在承载基板100上形成一填充材料层104，例如一干膜(dryfilm)，并覆盖半导体芯片201及202。接着，通过现有光刻及蚀刻技术在填充材料层104内形成多个开口，以露出半导体芯片201及202的信号垫204及接地垫206。接着，一重布局层106形成于填充材料层104上，且经由填充材料层104内的开口而与露出的信号垫204及接地垫206电连接。重布局层106可由铝、铜、或其他现有导线材料所构成，并通过现有沉积技术所形成，例如化学气相沉积、或物理气相沉积或电镀等方式。

[0028] 请参照图7D，在填充材料层104及重布局层106上覆盖一保护层108，例如一防焊层(solder mask)。接着，通过现有光刻及蚀刻制作工艺，在保护层108内形成多个开口以局部露出下方对应的重布局层106。接着，在保护层108的开口内对应形成多个导电凸块110，使导电凸块110经由重布局层106电连接至半导体芯片201及202。在一实施例中，可在形成导电凸块110之前，在露出的重布局层106上形成凸块底部金属(under bumpmetallization，UBM)层(未绘示)。

[0029] 可将承载基底100研磨至所需的厚度并切割承载基底100及其上方的填充材料层104及保护层108，以形成单独的电子元件封装体，如图2所示。

[0030] 以下配合图8A至图8D说明根据本发明另一实施例的电子元件封装体的制造方法，其中相同于图7A至图7D的部件使用相同的标号并省略其相关说明。请参照图8A，提供一承载基板100，其不具有掺杂区。在本实施例中，承载基板100包括一表面具有介电层101的硅基板以及位于介电层101上方的接地区10及信号区20，其中接地区10由金属层
102a所构成，而信号区20由金属层102b所构成。在一实施例中，金属层102a及102b可由同一金属层定义而成。

[0031] 请参照图8B，提供至少两个半导体芯片201及202，并通过导电粘着材料层103a及103b分别将半导体芯片201及202贴附于承载基板100的接地区10(即，金属层102a)上，使接地垫206通过导电插塞208及导电粘着材料层103a及103b而与接地区10电连接，其中金属层102a也可提供半导体芯片201及202散热之用。

[0032] 请参照图8C，在承载基板100上形成一填充材料层104，并覆盖半导体芯片201及202。接着，通过现有光刻及蚀刻技术在填充材料层104内形成多个开口，以露出半导体芯片201及202的信号垫204及接地垫206。同时，在信号区20(即，金属层102b)上方的填充材料层104内形成开口104a，以露出金属层102b。接着，一重布局层106形成于填充材料层104上，且经由填充材料层104内的开口而与露出的信号垫204、接地垫206及金属层
102b电连接。

[0033] 在其他实施例中，半导体芯片201及202不具有导电插塞。换句话说，接地垫206不通过导电插塞(如图5中的导电插塞208所示)与接地区10电连接，因而半导体芯片201及202可分别通过导电粘着材料层或非导电粘着材料层(如图6中的非导电粘着材料层103c及103d所示)而贴附于承载基板100上。在此情形之下，特别的是在形成开口104a的同时，在接地区10上方的填充材料层104内形成开口，以露出接地区(如图6中的开口
104b及金属层102a所示)。再者，在露出接地区10及信号区20的开口内分别形成二重布局层(如图6中的重布局层106b及106a所示)，使接地垫206及信号垫204可分别经由上述二重布局层而与接地区10及信号区20电连接。

[0034] 请参照图8D，在填充材料层104及重布局层106上覆盖一保护层108。接着，在保护层108内形成多个开口以局部露出下方对应的重布局层106。接着，在保护层108的开口内对应形成多个导电凸块110，使导电凸块110经由重布局层106电连接至半导体芯片201及202。

[0035] 可将承载基底100研磨至所需的厚度并切割承载基底100及其上方的填充材料层104及保护层108，以形成单独的电子元件封装体，如图5所示。

[0036] 根据上述实施例，由于半导体芯片内的接地垫及/或信号垫可通过承载基板与半导体芯片之间的接地区及/或信号区作为重布局层，因此可相对减少电子元件封装体中所需的导电凸块的数量，以因应多重芯片封装需求并半导体封装的困难度。再者，以金属或硅基材作为接地区的承载基板可同时提供半导体芯片散热之用。

[0037] 虽然结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作更动与润饰，因此本发明的保护范围应以附上的权利要求所界定的为准。