一种静态随机存取内存及适用于其的方法

摘要

本发明揭露一种静态随机存取内存(SRAM)及适用于其的方法，所述静态随机存取内存包含一数据线、一反数据线以及一电流路径区域。电流路径区域包含至少二晶体管，用以在自一第一逻辑电压转移至一第二逻辑电压的期间，提供一电流路径至数据线，其中电流路径区域连接至数据线与反数据线。

权利要求

1.一种静态随机存取内存，其特征在于，包含：

一数据线；

一反数据线；

一电流路径区域，包含至少二晶体管，用以在自一第一逻辑电压转移至一第二逻辑电压的期间，提供一电流路径至该数据线，其中该电流路径区域连接至该数据线与该反数据线；以及一字符线与一脉冲信号节点，其中该字符线具有一字符线信号，该脉冲信号节点用以提供一脉冲信号，并且其中该些至少二晶体管其中的一晶体管的一栅极，用以接收该脉冲信号。

2.根据权利要求1所述的静态随机存取内存，其特征在于，该些至少二晶体管为N型金属氧化物半导体晶体管。

3.根据权利要求1所述的静态随机存取内存，其特征在于，该些至少二晶体管其中的一晶体管的一漏极或一源极，连接至该数据线。

4.根据权利要求1所述的静态随机存取内存，其特征在于，该些至少二晶体管其中的一晶体管的一漏极或一源极，连接以提供一电流路径至一接地面或一电源。

5.根据权利要求1所述的静态随机存取内存，其特征在于，该些至少二晶体管其中的一晶体管的一栅极，连接至该反数据线。

6.根据权利要求1所述的静态随机存取内存，其特征在于，该脉冲信号是由一频率树所提供，并且该频率树亦提供该字符线信号。

7.一种适用于一静态随机存取内存的方法，其特征在于，包含：提供该静态随机存取内存的一内存组件；

提供一数据线与一反数据线，其中该数据线与该反数据线连接至该内存组件；

提供具有至少二晶体管的一电流路径区域，其中该电流路径区域连接至该数据线与该反数据线，以及该些至少二晶体管其中的一晶体管的一栅极连接至一脉冲信号,该脉冲信号所具有的上升边界不早于一字符线信号的上升边界；以及使用该电流路径区域，用以在自一第一逻辑电压转移至一第二逻辑电压的期间，提供一电流路径至该数据线。

8.根据权利要求7所述的适用于一静态随机存取内存的方法，其特征在于，该些至少二晶体管其中的一第一晶体管的一漏极或一源极连接至该数据线；

该些至少二晶体管其中的一晶体管的一第一栅极，连接至该反数据线；以及该些至少二晶体管其中的一第二晶体管的一漏极或一源极，连接以提供一电流路径至一接地面或一电源。

9.根据权利要求7所述的适用于一静态随机存取内存的方法，其特征在于，该些至少二晶体管为N型金属氧化物半导体晶体管。

说明书

一种静态随机存取内存及适用于其的方法

技术领域

[0001] 本发明是有关于一种集成电路，更特别是有关于一种静态随机存取内存。

背景技术

[0002] 静态随机存取内存(SRAM)往往具有侵略性的设计规则，进而降低组件尺寸以及提升系统芯片(SoC)的容量，因此可适用在更多不同制程上。然而，随着电压位准降低，则导致具有较少电压余量处于较低电压，从而使装置变异(device variation)恶化。

[0003] 另外，弱位的组件电流则是会影响并降低静态随机存取内存的性能。弱位相对于正常位来说，在制程/装置变异下，可视作为具有一相对低电流容量的内存组件。由于弱位的特性，导致使其具有一较慢的反应时间并且影响静态随机存取内存的性能。举例来说，弱位的组件电流相对于正常位来说，于制程/装置变异下，可具有高于30％的低电流容量并且其速度亦降低超过30％。

[0004] 因此，现今各方无不汲汲寻求崭新的解决之道，试图解决改善上述的问题。

发明内容

[0005] 本发明的目的在于提供一种静态随机存取内存及适用于其的方法。

[0006] 在本发明的一实施例中，一静态随机存取内存(SRAM)，包含一数据线、一反数据线以及一电流路径区域。电流路径区域包含至少二晶体管，用以在自一第一逻辑电压转移至一第二逻辑电压的期间，提供一电流路径至数据线，其中电流路径区域连接至数据线与反数据线。

[0007] 在本发明的另一实施例中，一种适用于一静态随机存取内存(SRAM)的方法，包含提供静态随机存取内存的一内存组件。接着，提供一数据线与一反数据线，其中数据线与反数据线连接至内存组件。并且，提供具有至少二晶体管的一电流路径区域，其中电流路径区域连接至数据线与反数据线。以及，使用电流路径区域，以在自一第一逻辑电压转移至一第二逻辑电压的期间，提供一电流路径至数据线。

[0008] 在本发明的再一实施例中，静态随机存取内存(SRAM)，包含一数据线、一反数据线以及一电流路径区域。电流路径区域，包含至少二晶体管，用以在自一第一逻辑电压转移至一第二逻辑电压的期间，提供一电流路径至数据线。至少二晶体管的一第一晶体管的一漏极或一源极，连接数据线。至少二晶体管其中的一第二晶体管的一漏极或一源极，连接以提供一电流路径至一接地面或一电源，以及至少二晶体管其中的一晶体管的一第一栅极，连接至反数据线。

[0009] 本发明的静态随机存取内存及适用于其的方法可改善现有静态随机存取内存的性能。

附图说明

[0010] 为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

[0011] 图1A是绘示在一集成电路中的静态随机存取内存(SRAM)的一示范电路；

[0012] 图1B是绘示适用于图1A中的电路的一示范电流路径区域；

[0013] 图1C是绘示适用于图1A中的电路的另一示范电流路径区域；

[0014] 图2是绘根据本发明一实施例的图1A中的静态随机存取内存(SRAM)；

[0015] 图3是绘示图2中的静态随机存取内存电路(SRAM)的一实施例的波形图；

[0016] 图4是绘示在一集成电路的静态随机存取内存(SRAM)的一示范电路；

[0017] 图5是绘示适用于图1A中的静态随机存取内存(SRAM)的一示范操作方法。

[0018] 【主要组件符号说明】

[0019] 100：静态随机存取内存电路 204a：漏极

[0020] 102：内存组件 204b：栅极

[0021] 104：电流路径区域 206：NMOS晶体管

[0022] 106：单端感测放大器 206a：栅极

[0023] 108：下拉NMOS晶体管 206b：源极

[0024] 110：NMOS晶体管 208：电流路径区域

[0025] 110a：漏极 210：NMOS晶体管

[0026] 110b：栅极 212：NMOS晶体管

[0027] 112：NMOS晶体管 214：数据线预先充电区域

[0028] 112a：栅极 216：写入通过门区域

[0029] 112b：源极 302：WL波形

[0030] 114：NMOS晶体管 304：DL波形

[0031] 114a：漏极 306：DL波形

[0032] 114b：栅极 308：SA_Out波形

[0033] 116：NMOS晶体管 310：SA_Out波形

[0034] 116a：栅极 312：GDL波形

[0035] 118：NMOS晶体管 400：电路

[0036] 118a：栅极 502：步骤

[0037] 200：电流路径区域 504：步骤

[0038] 202：电流路径区域 506：步骤

[0039] 204：NMOS晶体管 508：步骤

具体实施方式

[0040] 为了使本发明的叙述更加详尽与完备，可参照所附的附图及以下所述各种实施例，附图中相同的号码代表相同或相似的组件。另一方面，众所周知的组件与步骤并未描述于实施例中，以避免造成本发明不必要的限制。

[0041] 图1A是绘示在一集成电路中的静态随机存取内存(SRAM)的一示范电路。静态随机存取内存电路100包含内存组件102以及一电流路径区域104。在一些实施例中，当部分的内存组件102具有较低电流容量时，则相对于制程/装置变异下的正常位来说，则视作为弱位(weak bits)。DL代表数据线，DLB代表反数据线，WL代表字符线、SEGD代表预先充电信号，WT代表写入数据信号(write data signal)，WC代表WT闩信号(WT bar signal)以及GDL代表整体数据线(global data line)，这些皆为已知技术。

[0042] 在图1A中，电流路径区域104提供一电流路径，用以加速DL自一第一逻辑电压，例如：一高逻辑电压，转移至一第二逻辑电压，例如：一低逻辑电压。在从第一逻辑电压转移至第二逻辑电压的过程中，电流路径区域104于内存组件102既有的放电路径之外，再予以提供另一电流放电(下拉)路径，致使加快其转移过程。电流路径区域104连接DL于图标中的104a处，并且连接DLB于图示中的104b处。在一实施例中，DL可视作为一位线，并且DLB可视作为一反位线。电流路径区域104于静态随机存取内存电路100中的操作，将更进一步地解释于图2，并显示其波形于图3中。

[0043] 图1B是绘示适用于图1A中的电路的一示范电流路径区域。在图1B中的电路包含两串接的NMOS晶体管110与NMOS晶体管112。在一示例中，NMOS晶体管110的漏极110a连接至DL，以通过于内存组件102既有的放电路径之外，再提供另一电流放电(或下拉)路径，进而加速DL自一第一逻辑电压，例如：一高逻辑电压，转移至一第二逻辑电压，例如：一低逻辑电压。在一些实施例中，NMOS晶体管110与NMOS晶体管112的其中的一栅极，例如：图示中的110b或112a，可连接至DLB。至于其它的栅极则可连接至由频率树(未显示于图中)所提供的一脉冲信号，其中频率树亦提供字符线信号，例如：字符线脉冲产生器。在其它实施例中，脉冲信号相较于WL脉冲信号可具有零个或偶数个逻辑门的延迟，或者是相同于频率上升路径延迟(clock rising pathdelay)。NMOS晶体管112的源极112b连接至一接地面。DLB与脉冲信号则将控制电流路径区域104以致能或禁致电流路径。

[0044] 举例来说，惟有当DLB与脉冲信号皆具有高逻辑电压时(或至少高于NMOS晶体管110或NMOS晶体管112的临限电压时)，NMOS晶体管110与NMOS晶体管112才将启动，进而从DL(连接至NMOS晶体管110的漏极110a)提供一电流路径至接地面(连接至NMOS晶体管112的源极112b)。倘若其中任一信号(例如：DLB与脉冲信号)具有低逻辑电压时(或低于NMOS晶体管110或NMOS晶体管112的临限电压时)，连接至此低逻辑电压的NMOS晶体管110与/或NMOS晶体管112则将会关闭，并且禁致电流路径区域104。

[0045] 图1C是绘示适用于图1A中的电路的另一示范电流路径区域。在图1C中的电路包含NMOS晶体管114、NMOS晶体管116与NMOS晶体管118。在一示例中，NMOS晶体管114的漏极114a连接至DL，以通过于内存组件102既有的放电路径之外，提供另一电流放电(或下拉)路径，进而加速DL自一第一逻辑电压，例如：一高逻辑电压，转移至一第二逻辑电压，例如：一低逻辑电压。在一些实施例中，NMOS晶体管114、NMOS晶体管116与NMOS晶体管118的其中的一栅极，例如：图示中的114b、116a或118a，可连接至DLB。至于NMOS晶体管
114、NMOS晶体管116与NMOS晶体管118的其余两个栅极则可连接，以分离脉冲信号。在此实施例中，当所有信号(例如：DLB与两分离脉冲信号)具有高逻辑电压。脉冲信号可为由频率树(未显示于图中)提供之，其中频率树亦提供字符线信号，例如：字符线脉冲产生器。如上所述，DLB与脉冲信号则将控制电流路径区域104以致能或禁致电流路径。

[0046] 图2是绘根据本发明一实施例的图1A中的静态随机存取内存(SRAM)。静态随机存取内存电路200包含内存组件102以及电流路径区域202与电流路径区域208(对应于图1A中的电流路径区域104)。数据线预先充电区域(dataline precharge block)214与写入通过门区域(write pass gate block)216亦皆显示于其中。数据线预先充电区域214，用于在读取/写入动作中对DL与DLB进行预先充电。写入通过门区域216则用于写入动作。在图2中，DL连接至单端感测放大器106，其中单端感测放大器106通过一下拉NMOS晶体管108，依次耦接至GDL。单端感测放大器106在读取动作过程中，检测内存单元102所储存的信息数据。当自内存单元102检测出“0”之时，下拉NMOS晶体管108下拉GDL。

[0047] 在一些实施例中，数个内存组件102可以共享电流路径区域202。在一示例中，根据静态随机存取内存电路200的电路设计，其可以共享同一个电流路径区域202的内存组件102的数量大约为10至1000个。电流路径区域202中的串接NMOS晶体管204与NMOS晶体管206，连接至DL与DLB。更特别的是，NMOS晶体管204的漏极204a连接至DL。NMOS晶体管204的栅极204b连接至DLB。NMOS晶体管204的栅极204b连接至DLB。NMOS晶体管206的源极206b连接至接地面。NMOS晶体管206的栅极206a连接至脉冲信号，例如：WL。

[0048] 在一些实施例中，脉冲信号，例如：传送至NMOS晶体管206的脉冲信号，可由频率树提供，其中频率树亦提供WL信号。且同时，脉冲信号可以具有特定条件，例如：产生于WL信号期间之中。举例来说，脉冲信号所具有的上升边界(rising edge)不早于WL信号。并且，脉冲信号所能具有的下降边界(falling edge)不得晚于WL信号。脉冲信号可在一频率周期中上升以及下降。

[0049] DLB与WL致能电流路径区域202。举例来说，当NMOS晶体管204与NMOS晶体管206同时皆开启时，电流路径区域202则被予以致能使用。因此，当DLB与WL位于高逻辑电压时(或至少高于NMOS晶体管204与NMOS晶体管206的临限电压时)，则通过于内存组件102既有的放电路径之外，提供另一电流放电(或下拉)路径，以致能电流路径区域202，进而加速DL自一高逻辑电压转移至一低逻辑电压。电流路径区域208的NMOS晶体管210与NMOS晶体管212的连接方式与功能作用，皆相似于电流路径区域202的NMOS晶体管204与NMOS晶体管206的连接方式与功能作用。静态随机存取内存电路200中的电流路径区域202与/或电流路径区域208的操作，则在接下来的图3中，予以进一步地说明解释。

[0050] 图3是绘示图2中的静态随机存取内存电路(SRAM)的一实施例的波形图。WL波形302显示具有从一低电压转变至一高电压，且再转变回低电压的WL波形302。在此实施例中，WL显示(例如：WL具有高电压)以对内存组件102进行撷取，例如：读取动作。DL波形304与306显示出由一高电压转变为一低电压的过渡转换。举例来说，当内存组件位中储存“0”，并且其位信息是撷取以用于一读取功能作用上，上述的过渡转换就会发生。呈现虚线的DL波形304显示弱位在未使用电流路径区域202的情况下的转换变化，例如：102。此外，由于有限的电流容量，则使其具有较缓慢的响应。呈现实线的DL波形306是显示弱位在使用电流路径区域202的情况下的转换变化，例如：102。另外，因为通过使用电流路径区域202，使其具有较快速的响应。在一较极端的弱位例子中，例如：102，在没有使用电流路径区域202之情况下，由于在非常有限的电流容量的状况下，DL则将不会产生由高电压至低电压的转换。

[0051] 当弱位在没有使用电流路径区域202的情况下，感测放大器所呈现出虚线的输出SA_Out波形308，是显示由低电压延迟转换至高电压的过程。这是因为当没有使用电流路径区域202的情况下，呈现虚线的DL波形304具有较缓慢响应的特性。当弱位在使用电流路径区域202的情况下，感测放大器所呈现实线的输出SA_Out波形310，是显示由低电压转换至高电压的过程。由于电流路径区域202的帮助，致使加速弱位的反应速度，从而透过时间差Δt以改善感测放大器的响应时间。然而，GDL波形312的转换，例如：自一高电压至一低电压，是接着SA_Out波形310的转换之后，例如：自一低电压至一高电压。在一实施例中，相较于不具有电流路径区域202的一般电路，透过使用电流路径区域202可获得约20％的速度上的提升改善。

[0052] 图4是绘示在一集成电路的静态随机存取内存(SRAM)的一示范电路。在静态随机存取内存电路中400，除了DL与DLB以外，尚有一单端数据线SDL。SDL用于对内存组件102进行读取动作。在一些实施例中，是通过SDL取代DL，并且予以连接至电流路径区域
104的104a，进而使电流路径区域104也可使用于电路400中。电流路径区域104的功能与其它连接方式则相似于图1A或图2的电路。此外，电流路径区域104可使用于6T、8T或
10T位组件，或是其它各种静态随机存取内存的电路设计。

[0053] 虽然以上所揭示的实施例，是以NMOS晶体管来对电流路径区域进行阐述说明，然而需要注意到的是，因为NMOS晶体管的特性与逻辑功能皆互补对应于PMOS晶体管，例如：“上拉”对应取代“下拉”。这些皆为熟知此技术领域者的通常知识，并可于本发明的式实施例中，予以对应替换使用之。

[0054] 图5是绘示适用于图1A中的静态随机存取内存(SRAM)的一示范操作方法。在步骤502中，提供静态随机存取内存的一内存组件102。在步骤504中，提供DL与DLB，其中DL与DLB连接至内存组件102。在步骤506中，提供具有至少二晶体管的一电流路径区域，并且其中电流路径区域连接至DL与DLB。在步骤508中，电流路径区域104是用以在自一第一逻辑电压转移至一第二逻辑电压的期间，提供一电流路径至DL。

[0055] 在一些实施例中，至少二晶体管的第一晶体管的漏极或源极可连接至DL。至少二晶体管其中的一晶体管的第一栅极可连接至DLB。至少二晶体管其中的第二晶体管的源极或漏极可予以连接，进而致使电流路径提供至接地面或电源。

[0056] 然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。此外，本发明于所属领域范围的应用，不局限于上述任何特定实施例中的流程、机械、器具与其组成对象，以及所对应的方法、步骤与细则等。任何熟悉此项技术领域的技艺者，则立即可以本发明意义内容与其所揭示的流程、机械、器具、组成对象、方法、步骤与细则，进而在符合满足本发明概念及范畴下，给予适切的变动润饰，以实现达到具备上述本发明实施例的相同功能与效用。

[0057] 上述实施例中所揭示的方法步骤，并非全然必须依照其顺序来予以执行操作。并且，在不脱离本发明的精神和范围内，其步骤则可适切地进行增加、取代或调换等变动。

[0058] 本案中的每一权利要求皆可分别构成一实施例，而且由多项不同权利要求与/或其它不同实施例所组成的实施例，则将不脱离本发明精神及其所属领域范围，并且任何熟悉此领域技术的技艺者，通过本发明的揭示说明后，亦能够清楚地明白其技术特征。因此，本发明所含盖的技术范围，是根据所揭示的权利要求的内容与其作用来决定之。