输出电路、数据驱动器及显示装置转让专利
申请号 : CN201110041661.5
文献号 : CN102163399B
文献日 : 2015-03-11
发明人 : 土弘
申请人 : 瑞萨电子株式会社
摘要 :
提供能应对高速动作并能抑制输出级的贯通电流的输出电路、数据驱动器及显示装置。包括差动放大级、输出放大级、放大加速电路、电容连接控制电路。输出放大级包括在输出端子和第1、第2电源之间连接且栅极与差动放大级的第1、第2输出连接的两个晶体管。放大加速电路包括连接在第1、第2输出和输出端子之间的两组开关和晶体管。电容连接控制电路包括：一端与输出端子连接的两个电容元件；连接在一个电容元件和第1电压供给端子之间的开关；连接在一个电容元件和差动放大级的第1差动对的输出对的一个输出之间的开关；连接在另一电容元件和第2电压供给端子之间的开关；连接在另一电容元件和第2差动对的输出对的一个输出之间的开关。
权利要求 :
1.一种输出电路，其特征在于，
该输出电路包括：
将输入信号输入的输入端子；
将输出信号输出的输出端子；
第1～第3电源端子；
供给第1电压的第1电压供给端子；
差动放大级；
输出放大级；
放大加速电路；和
电容连接控制电路，
上述输出放大级包括：
第1导电型的第1晶体管，具有分别与第1电源端子和上述输出端子连接的第1和第
2端子以及与上述差动放大级的第1输出连接的控制端子；和第2导电型的第2晶体管，具有分别与第2电源端子和上述输出端子连接的第1和第
2端子以及与上述差动放大级的第2输出连接的控制端子，上述放大加速电路包括：
第1及第2开关；
第2导电型的第3晶体管，在上述输出端子和上述差动放大级的上述第1输出之间与上述第1开关以串联方式连接，并将控制端子与上述输入端子连接；和第1导电型的第4晶体管，在上述输出端子和上述差动放大级的上述第2输出之间以串联方式连接，并将控制端子与上述输入端子连接，上述差动放大级包括：
第2导电型的第1差动晶体管对，其第1端子被共同连接，第2端子分别与第1、第2节点连接，并具有分别与上述输入端子和上述输出端子连接的控制端子；
第1电流源，连接在上述第1差动晶体管对的共同连接的上述第1端子和上述第3电源端子之间；
第1导电型的第1晶体管对，具有与上述第1电源端子共同连接的第1端子和与上述第1及第2节点分别连接的第2端子，并将控制端子彼此共同连接；
第2导电型的第2晶体管对，具有与上述第2电源端子共同连接的第1端子和与第3及第4节点分别连接的第2端子，并将控制端子彼此共同连接；
第1导电型的第5晶体管，具有与上述第1节点连接的第1端子、与上述差动放大级的上述第1输出连接的第2端子以及接受第1偏电压的控制端子；
第2导电型的第6晶体管，具有与上述第3节点连接的第1端子、与上述差动放大级的上述第2输出连接的第2端子以及接受第2偏电压的控制端子；
连接在上述第2及第4节点之间的第1联络电路；和连接在上述差动放大级的上述第1及第2输出之间的第2联络电路，上述电容连接控制电路包括：
第1端子与上述输出端子连接的第1电容元件；
连接在上述第1电容元件的第2端子和第1电压供给端子之间的第3开关；和连接在上述第1电容元件的上述第2端子和上述第1节点及上述第3节点中的一个节点之间的第4开关。
2.根据权利要求1所述的输出电路，其特征在于，该输出电路还包括第4电源端子和供给第2电压的第2电压供给端子，上述差动放大级还包括：
上述第1导电型的第2差动晶体管对，其第1端子被共同连接，第2端子与上述第3、第
4节点分别连接，控制端子与上述输入端子和上述输出端子分别连接；和第2电流源，连接在上述第2差动晶体管对的共同连接的第1端子和上述第4电源端子之间，上述电容连接控制电路还包括：
第1端子与上述输出端子连接的第2电容元件；
连接在上述第2电容元件的第2端子和上述第2电压供给端子之间的第5开关；和连接在上述第2电容元件的上述第2端子和上述第1节点及上述第3节点中的与上述一个节点不同的另一个节点之间的第6开关。
3.根据权利要求1所述的输出电路，其特征在于，上述第1联络电路包括：
第1导电型的第7晶体管，具有与上述第2节点连接的第1端子、与上述第1晶体管对的控制端子连接的第2端子以及与上述第5晶体管的控制端子连接的控制端子；
第2导电型的第8晶体管，具有与上述第4节点连接的第1端子、与上述第2晶体管对的控制端子连接的第2端子以及与上述第6晶体管的控制端子连接的控制端子；和连接在上述第7晶体管的第2端子和上述第8晶体管的第2端子间的第2电流源，上述第2联络电路包括：第1导电型的第9晶体管，具有与上述差动放大级的上述第1输出及上述第2输出分别连接的第1端子和第2端子以及接受第3偏电压的控制端子；和第2导电型的第10晶体管，具有与上述差动放大级的上述第1输出及上述第2输出分别连接的第2端子和第1端子以及接受第4偏电压的控制端子。
4.根据权利要求1所述的输出电路，其特征在于，上述第1联络电路包括连接在上述第2节点和上述第4节点之间的第2电流源，上述第2联络电路包括：第1导电型的第7晶体管，具有与上述差动放大级的上述第1及上述第2输出分别连接的第1端子和第2端子以及接受第3偏电压的控制端子；和第2导电型的第8晶体管，具有与上述差动放大级的上述第1输出及上述第2输出分别连接的第2端子和第1端子以及接受第4偏电压的控制端子。
5.根据权利要求1所述的输出电路，其特征在于，在上述电容连接控制电路中，
在从上述输出端子输出与上述输入信号对应的输出信号的输出期间开始后的预先确定的第1期间中，使上述第3开关接通、上述第4开关断开，将上述第1电容元件的上述第2端子与上述第1电压供给端子连接，在上述输出期间内的上述第1期间以后，
使上述第3开关断开、上述第4开关接通，将上述第1电容元件的上述第2端子与上述第1节点及上述第3节点中的上述一个节点连接。
6.根据权利要求2所述的输出电路，其特征在于，在上述电容连接控制电路中，
在从上述输出端子输出与上述输入信号对应的输出信号的输出期间开始后的第1期间中，使上述第5开关接通、上述第6开关断开，将上述第2电容元件的上述第2端子与上述第2电压供给端子连接，在上述输出期间内的上述第1期间以后，
使上述第5开关断开、上述第6开关接通，将上述第2电容元件的上述第2端子与上述第1节点及上述第3节点中的上述另一个节点连接。
7.根据权利要求2所述的输出电路，其特征在于，在上述电容连接控制电路中，
上述第1节点及上述第3节点中的上述一个节点为上述第1节点，上述第1电容元件的上述第2端子经由上述第4开关与上述第1节点连接，上述第1节点及上述第3节点中的上述另一个节点为上述第3节点，上述第2电容元件的上述第2端子经由上述第6开关与上述第3节点连接，在从上述输出端子输出与上述输入信号对应的输出信号的输出期间开始后的预先确定的第1期间中，使上述第3及第5开关接通、上述第4及第6开关断开，将上述第1及第2电容元件的上述第2端子与上述第1及第2电压供给端子分别连接，在上述输出期间内的上述第1期间以后，
使上述第3及第5开关断开、上述第4及第6开关接通，将上述第1及第2电容元件的上述第2端子与上述差动放大级的上述第1及第3节点分别连接。
8.根据权利要求5所述的输出电路，其特征在于，该输出电路还包括一端与上述输出端子连接、另一端与负荷连接的输出开关，上述输出开关在上述输出期间内的包含上述第1期间的第2期间中断开，并在上述输出期间内的上述第2期间以后接通。
9.根据权利要求5所述的输出电路，其特征在于，在上述放大加速电路中，
在上述输出期间内的上述第1期间中，使上述第1及第2开关接通，在上述输出期间内的上述第1期间以后，使上述第1及第2开关断开。
10.根据权利要求1所述的输出电路，其特征在于，上述输出放大级包括：
第1导电型的第7晶体管，具有与上述第1电源端子和上述输出端子分别连接的第1及第2端子；
第2导电型的第8晶体管，具有与上述第2电源端子和上述输出端子分别连接的第1及第2端子；
连接在上述第7晶体管的控制端子和上述第1电源端子之间的第5开关；
连接在上述第7晶体管的控制端子和上述差动放大级的上述第1输出之间的第6开关；
连接在上述第8晶体管的控制端子和上述第2电源端子之间的第7开关；和连接在上述第8晶体管的控制端子和上述差动放大级的上述第2输出之间的第8开关。
11.根据权利要求10所述的输出电路，其特征在于，在从上述输出端子输出与上述输入信号对应的输出信号的输出期间开始后的预先确定的第1期间中，使上述第5、第7开关接通，使上述第6、第8开关断开，在上述输出期间内的上述第1期间以后，
使上述第5、第7开关断开，使上述第6、第8开关接通。
12.根据权利要求8所述的输出电路，其特征在于，上述输出放大级包括：
第2导电型的第7晶体管，具有与上述第1电源端子和上述输出开关的上述另一端分别连接的第2和第1端子以及与上述输出开关的一端和上述输出端子的连接点连接的控制端子；和第1导电型的第8晶体管，具有与上述第2电源端子和上述输出开关的上述另一端分别连接的第2和第1端子以及与上述输出开关的一端和上述输出端子的连接点连接的控制端子。
13.根据权利要求2所述的输出电路，其特征在于，该输出电路具有第2输入端子，
上述差动放大级，
具有第1、第2输入分别与上述第2输入端子和上述输出端子连接的第2导电型的第3差动晶体管对以及向上述第3差动晶体管对供给电流的第3电流源，上述第3差动晶体管对的输出对与上述第1差动晶体管对的输出对通过上述第1及第2节点连接，具有第1、第2输入分别与上述第2输入端子和上述输出端子连接的第1导电型的第4差动晶体管对以及向上述第4差动晶体管对供给电流的第4电流源，上述第4差动晶体管对的输出对与上述第2差动晶体管对的输出对通过上述第3及第4节点连接。
14.一种输出电路，其特征在于，
该输出电路包括：
将输入信号输入的输入端子；
将输出信号输出的输出端子；
第1～第3电源端子；
供给第1电压的第1电压供给端子；
差动放大级；
输出放大级；
放大加速电路；和
电容连接控制电路，
上述输出放大级包括：
第1导电型的第1晶体管，具有分别与第1电源端子和上述输出端子连接的第1和第
2端子以及与上述差动放大级的第1输出连接的控制端子；和第2导电型的第2晶体管，具有分别与第2电源端子和上述输出端子连接的第1和第
2端子以及与上述差动放大级的第2输出连接的控制端子，上述放大加速电路包括：
第1及第2开关；和
第2导电型的第3晶体管以及第1导电型的第4晶体管，其第1端子彼此被共同连接，控制端子彼此被共同连接，第2端子分别与上述差动放大级的上述第1输出和上述差动放大级的上述第2输出连接，上述第1开关连接在上述第3及第4晶体管的上述第1端子的共同连接点和上述第3及第4晶体管的控制端子的共同连接点之间，上述第2开关连接在上述第3及第4晶体管的上述控制端子的共同连接点和上述输入端子之间，且上述第3及第4晶体管的上述第1端子的共同连接点与上述输出端子连接；或者，上述第2开关连接在上述第3及第4晶体管的上述第1端子的共同连接点和上述输出端子之间，且上述第3及第4晶体管的上述控制端子的共同连接点与上述输入端子连接，上述差动放大级包括：第2导电型的第1差动晶体管对，其第1端子被共同连接，第2端子分别与第1、第2节点连接，并具有分别与上述输入端子和上述输出端子连接的控制端子；
第1电流源，连接在上述第1差动晶体管对的共同连接的上述第1端子和上述第3电源端子之间；
第1导电型的第1晶体管对，具有与上述第1电源端子共同连接的第1端子和与上述第1及第2节点分别连接的第2端子，并将控制端子彼此共同连接；
第2导电型的第2晶体管对，具有与上述第2电源端子共同连接的第1端子和与第3及第4节点分别连接的第2端子，并将控制端子彼此共同连接；
第1导电型的第5晶体管，具有与上述第1节点连接的第1端子、与上述差动放大级的上述第1输出连接的第2端子以及接受第1偏电压的控制端子；
第2导电型的第6晶体管，具有与上述第3节点连接的第1端子、与上述差动放大级的上述第2输出连接的第2端子以及接受第2偏电压的控制端子；
连接在上述第2及第4节点之间的第1联络电路；和连接在上述差动放大级的上述第1及第2输出之间的第2联络电路，上述电容连接控制电路包括：
第1端子与上述输出端子连接的第1电容元件；
连接在上述第1电容元件的第2端子和第1电压供给端子之间的第3开关；和连接在上述第1电容元件的上述第2端子和上述第1节点及上述第3节点中的一个节点之间的第4开关。
15.一种输出电路，其特征在于，
该输出电路包括：
将输入信号输入的输入端子；
将输出信号输出的输出端子；
第1～第3电源端子；
供给第1电压的第1电压供给端子；
差动放大级；
输出放大级；
放大加速电路；和
电容连接控制电路，
上述输出放大级包括：
第1导电型的第1晶体管，具有分别与第1电源端子和上述输出端子连接的第1和第
2端子以及与上述差动放大级的第1输出连接的控制端子；和第2导电型的第2晶体管，具有分别与第2电源端子和上述输出端子连接的第1和第
2端子以及与上述差动放大级的第2输出连接的控制端子，上述放大加速电路包括：
一端与上述第1电源端子连接的第1电流源；
第2导电型的第3晶体管，具有分别与上述输出端子和上述第1电流源的另一端连接的第1和第2端子，并将控制端子与上述输入端子连接；
一端与上述第2电源端子连接的第2电流源；
第1导电型的第4晶体管，具有分别与上述输出端子和上述第2电流源的另一端连接的第1和第2端子，并将控制端子与上述输入端子连接；
第1导电型的第5晶体管，具有分别与上述输出端子和上述差动放大级的上述第1输出连接的第2和第1端子，并将控制端子与上述第3晶体管和上述第1电流源的上述另一端的连接点连接；和第2导电型的第6晶体管，具有分别与上述输出端子和上述差动放大级的上述第2输出连接的第2和第1端子，并将控制端子与上述第4晶体管和上述第2电流源的上述另一端的连接点连接，上述差动放大级包括：
第2导电型的第1差动晶体管对，其第1端子被共同连接，第2端子分别与第1、第2节点连接，并具有分别与上述输入端子和上述输出端子连接的控制端子；
第3电流源，连接在上述第1差动晶体管对的共同连接的上述第1端子和第3电源端子之间；
第1导电型的第1晶体管对，具有与上述第1电源端子共同连接的第1端子和与上述第1及第2节点分别连接的第2端子，并将控制端子彼此共同连接；
第2导电型的第2晶体管对，具有与上述第2电源端子共同连接的第1端子和与第3及第4节点分别连接的第2端子，并将控制端子彼此共同连接；
第1导电型的第7晶体管，具有与上述第1节点连接的第1端子、与上述差动放大级的上述第1输出连接的第2端子以及接受第1偏电压的控制端子；
第2导电型的第8晶体管，具有与上述第3节点连接的第1端子、与上述差动放大级的上述第2输出连接的第2端子以及接受第2偏电压的控制端子；
连接在上述第2及第4节点之间的第1联络电路；和连接在上述差动放大级的上述第1及第2输出之间的第2联络电路，上述电容连接控制电路包括：
第1端子与上述输出端子连接的第1电容元件；
连接在上述第1电容元件的第2端子和第1电压供给端子之间的第1开关；和连接在上述第1电容元件的上述第2端子和上述第1节点及上述第3节点中的一个节点之间的第2开关。
16.一种数据驱动器装置，包括从多个参照电压中根据影像数字信号选择输出至少一个的解码器和在输入端子接受上述解码器的输出并驱动显示元件所连接的数据线的输出电路，其特征在于，上述输出电路由权利要求1所述的输出电路构成。
17.一种数据驱动器装置，包括从多个参照电压中根据影像数字信号选择输出至少一个的解码器和在输入端子接受上述解码器的输出并驱动显示元件所连接的数据线的输出电路，其特征在于，上述输出电路由权利要求14所述的输出电路构成。
18.一种数据驱动器装置，包括从多个参照电压中根据影像数字信号选择输出至少一个的解码器和在输入端子接受上述解码器的输出并驱动显示元件所连接的数据线的输出电路，其特征在于，上述输出电路由权利要求15所述的输出电路构成。
19.一种显示装置，包括权利要求16所述的数据驱动器装置。
20.一种显示装置，包括权利要求17所述的数据驱动器装置。
说明书 :
输出电路、数据驱动器及显示装置
技术领域
[0001] 本发明涉及用于驱动配线负载的输出电路、使用该输出电路的数据驱动器及显示装置。
背景技术
[0002] 近期，显示装置中以薄型、轻量、低耗电为特征的液晶显示装置(LCD)得到广泛普及，多用于移动电话(mobile phone,cellular phone)、PDA(个人数字助理)、笔记本PC等移动设备的显示部。但是，最近液晶显示装置的大画面化、动画对应的技术也有所提高，不仅是移动用途，放置型的大画面显示装置、大画面液晶电视也变得能够实现。作为这些液晶显示装置，使用了能够高精细显示的有源矩阵驱动方式的液晶显示装置。此外，作为薄型显示设备也开发了使用有机发光二极管(Organic light-emitting diode：OLED)的有源矩阵驱动方式的显示装置。
[0003] 首先，参照图15对有源矩阵驱动方式的薄型显示装置(液晶显示装置及有机发光二极管显示装置)的典型结构进行概要说明。图15(A)用框图表示薄型显示装置的主要部分构成，图15(B)表示液晶显示装置的显示面板的单位像素的主要部分构成，图15(C)表示有机发光二极管显示装置的显示面板的单位像素的主要部分构成。图15(B)和图15(C)的单位像素用示意性的等效电路表示。
[0004] 参照图15(A)，一般来说，有源矩阵驱动方式的薄型显示装置由电源电路940、显示控制器950、显示面板960、栅极驱动器970、数据驱动器980构成。显示面板960将包括像素开关964和显示元件963的单位像素配置成矩阵状(例如彩色SXGA面板时为1280×3像素列×1024像素行)，并栅格状地配线有：向各单位像素发送从栅极驱动器970输出的扫描信号的扫描线961；和发送从数据驱动器980输出的灰度电压信号的数据线962。另外，栅极驱动器970及数据驱动器980由显示控制器950控制，分别由显示控制器950供给需要的时钟CLK、控制信号等，影像数据以数字信号供给到数据驱动器980。电源电路940向栅极驱动器970、数据驱动器980供给需要的电源。显示面板960由半导体基板构成，尤其是在大画面显示装置中广泛使用在玻璃基板、塑料基板等绝缘性基板上用薄膜晶体管(TFT)形成了像素开关等的半导体基板。
[0005] 上述显示装置通过扫描信号控制像素开关964的接通/断开(ON/OFF)，在像素开关964接通时，向显示元件963施加与影像数据对应的灰度电压信号，根据该灰度电压信号改变显示元件963的亮度，从而显示图像。
[0006] 1画面的数据的改写在1帧期间(60Hz驱动时通常约为0.017秒)进行，在各扫描线961中按照每1像素行(每行)依次选择(像素开关964接通)，在选择期间内从各数据线962经由像素开关964向显示元件963供给灰度电压信号。另外，也存在在扫描线中同时选择多个像素行或用60Hz以上的帧频驱动的情况。
[0007] 液晶显示装置的情况下，参照图15(A)和图15(B)，显示面板960由以下部分构成：作为单位像素将像素开关964和透明的像素电极973配置成矩阵状的半导体基板；在整个面上形成有一个透明电极974的相对基板；以及使该两个基板相对并在其间封入有液晶的构造。构成单位像素的显示元件963包括像素电极973、相对基板电极974、液晶电容971和辅助电容972。在显示面板的背面作为光源具有背光。
[0008] 通过来自扫描线961的扫描信号使像素开关964接通(导通)时，向像素电极973施加来自数据线962的灰度电压信号，通过各像素电极973和相对基板电极974之间的电位差，透过液晶的背光的透过率变化，像素开关964断开(非导通)后，也通过液晶电容971和辅助电容972将该电位差保持一定期间，从而进行显示。
[0009] 另外，在液晶显示装置的驱动中为了防止液晶的劣化，对相对基板电极974的常用电压(common voltage)按照像素进行通常以1帧周期切换电压极性(正或负)的驱动(反转驱动)。因此，数据线962的驱动也进行以像素单位改变电压极性进行驱动的点反转驱动，以帧单位改变电压极性进行驱动的列反转驱动等。
[0010] 有机发光二极管显示装置的情况下，参照图15(A)和图15(C)，显示面板960由半导体基板构成，该半导体基板作为单位像素，将像素开关964以及由夹在两个薄膜电极层的有机膜构成的有机发光二极管982、控制向有机发光二极管982供给的电流的薄膜晶体管(TFT)981配置成矩阵状。TFT981和有机发光二极管982以串联方式连接在供给不同电源电压的电源端子984、985之间，还具有用于保持TFT981的控制端子电压的辅助电容983。另外，与1像素对应的显示元件963由TFT981、有机发光二极管982、电源端子984、985以及辅助电容983构成。
[0011] 通过来自扫描线961的扫描信号使像素开关964接通(导通)时，向TFT981的控制端子施加来自数据线962的灰度电压信号，将与该灰度电压信号对应的电流从TFT981供给到有机发光二极管982，以与电流对应的亮度使有机发光二极管982发光，从而进行显示。像素开关964断开(非导通)后，通过辅助电容983将施加到TFT981的控制端子的该灰度电压信号保持一定期间，从而保持发光。像素开关964、TFT981示出了n沟道型晶体管的例子，但也可以用p沟道型晶体管构成。有机EL元件也可以是连接到电源端子984侧的构成。此外，在有机发光二极管显示装置的驱动中，不需要液晶显示装置那样的反转驱动。
[0012] 另外，有机发光二极管显示装置，除了上述说明的根据来自数据线962的灰度电压信号进行显示的构成之外，还有接收从数据驱动器输出的灰度电流信号进行显示的构成。在本发明中，限定成接收从数据驱动器输出的灰度电压信号进行显示的构成。
[0013] 在图15(A)中，栅极驱动器970至少提供2值的扫描信号即可，与之相对，数据驱动器980则需要以与灰度数对应的多值电平的灰度电压信号驱动各数据线962。因此，数据驱动器980具备将与影像数据对应的灰度电压信号放大输出到数据线962的输出电路。
[0014] 在具有薄型显示装置的高端用途的移动设备、笔记本PC、监视器、TV等中，近年来高画质化的需求逐渐提高。具体地说，为了RGB各8比特影像数据(约1680万色)以上的多色化(多灰度化)、动画特性提高、三维显示对应，开始要求将帧频(改写1画面的驱动频率)提高到120Hz或更高。帧频成为N倍时，1数据输出期间约成为1/N。
[0015] 因此，显示装置的数据驱动器，随着与多灰度化对应的非常高精度的电压输出，而要求数据线的高速驱动。因此，数据驱动器980的输出电路要求用于对数据线电容高速充放电的非常高的驱动能力。但是伴随输出电路的高驱动能力化，输出电路的耗电也增加，因此产生了耗电增加、散热的新问题。
[0016] 作为高速驱动显示装置的数据线的技术而公开了以下的技术。
[0017] 图16是从专利文献1(JP特开2007-208316号公报)的图1引用的图。具有控制电路90，在输入变化时检测输入输出的电位差，使输出级81、82切实接通，并且使差动输入级50的电流增加。使转换速率(单位时间的输出电压的变化量)得以提高。此外具有用于抑制输出级80的贯通电流的输出辅助电路100。具体地说，控制电路90包括：Nch晶体管93-1及Pch晶体管93-2，其栅极分别共同连接并连接到输入端子IN，源极连接到输出端子OUT；电流源91、92，分别连接在晶体管93-1、93-2的漏极和电源VDD、VSS之间；Pch晶体管
94-7，连接在输出级晶体管81的栅极和输出端子OUT之间，其栅极连接在Nch晶体管93-1的漏极和电流源91的连接点节点N15；以及Nch晶体管94-8，连接在输出级晶体管(Nch晶体管)82的栅极和输出端子OUT之间，其栅极连接在Pch晶体管93-2的漏极和电流源92的连接点节点N16。
94-7，连接在输出级晶体管81的栅极和输出端子OUT之间，其栅极连接在Nch晶体管93-1的漏极和电流源91的连接点节点N15；以及Nch晶体管94-8，连接在输出级晶体管(Nch晶体管)82的栅极和输出端子OUT之间，其栅极连接在Pch晶体管93-2的漏极和电流源92的连接点节点N16。
[0018] 差动输入级50包括与驱动Pch差动对61、62的电流源51并联连接的辅助电流源53、和Pch晶体管65，并包括与驱动Nch差动对63、64的电流源52并联连接的辅助电流源
54、和Nch晶体管66。
54、和Nch晶体管66。
[0019] 在输入端子IN和输出端子OUT的电压相同时，晶体管93-1、93-2、94-7、94-8分别断开。输入端子IN的电压相对于输出端子OUT的电压例如向VDD侧大幅变化时，晶体管93-1接通，使晶体管94-7的栅极(节点N15)下降到输出端子OUT的电压。从而，晶体管
94-7接通，输出级晶体管81的栅极电压下降，输出端子OUT被急速充电以接近输入端子IN的电压。
94-7接通，输出级晶体管81的栅极电压下降，输出端子OUT被急速充电以接近输入端子IN的电压。
[0020] 此时，若晶体管94-7的栅极(节点N15)下降，则差动输入级50的晶体管65接通，Pch差动对61、62的驱动在电流源51上加上电流源53，使电容84的充放电加速。
[0021] 若输出端子OUT接近输入端子IN的电压，则晶体管93-1断开，然后晶体管94-7也断开，输出端子OUT的充电动作自动停止。节点N15的电压成为电源VDD，差动输入级50的晶体管65断开。
[0022] 另外，输入端子IN的电压向VDD侧变化时，晶体管93-2、94-8、66断开。
[0023] 另一方面，输入端子IN的电压向VSS侧大幅变化时，这一次晶体管93-2、94-8、82接通，使输出端子OUT急速放电而接近输入端子IN的电压，放电动作自动停止。此外，差动输入级50的晶体管66也在晶体管93-2动作的期间接通，使Nch差动对63、64的驱动电流增加，使电容83的充放电加速。此时，晶体管93-1、94-7、65均断开。
[0024] 控制电路90在输入端子IN的电压相对于输出端子OUT的电压大幅变化时动作，使输出端子OUT急速接近输入端子IN的电压。另一方面，差动输入级50的辅助电流源53、54根据控制电路90的动作与各差动对连接，使电容83、84的充放电加速。从而，能够将输出端子OUT高速驱动为输入端子IN的变化后的电压。
[0025] 在输出级80中，在输出级晶体管81、82的栅极和漏极(输出端子OUT)之间分别连接有相位补偿电容83、84。相位补偿电容83、84为比元件的寄生电容足够大的电容值。
[0026] 输出端子OUT的电压急速变化时，存在因电容83或电容84的电容性耦合而在输出级80中流动有大的贯通电流的问题(相关技术的课题)。
[0027] 输出级的Pch晶体管81的栅极电压下降、输出端子OUT的电压向VDD侧急速变化时，通过电容84的电容性耦合，Nch晶体管82的栅极端子的电位上升，输出级的Nch晶体管82的栅极/源极间电压增大，从而电源VDD、VSS间的贯通电流流动。
[0028] 另一方面，输出级的Nch晶体管82的栅极电压升高、输出端子OUT的电压向VSS侧急速变化时，通过电容83的电容性耦合，晶体管81的栅极端子的电位下降，输出级的Pch晶体管81的栅极/源极间电压增大，从而电源VDD、VSS间的贯通电流流动。
[0029] 为了防止这种贯通电流的产生，如图16所示，设置有根据输出级晶体管81、82的栅极电压的变化而动作的输出辅助电路100。
[0030] 例如，输入端子IN的电压相对于输出端子OUT的电压向VDD侧大幅变化时，控制电路90动作，使输出级晶体管81的栅极电位下降，输出端子OUT急速接近输入端子IN的电压。
[0031] 伴随输出端子OUT的急速的电压上升，通过电容84的电容性耦合，输出级晶体管82的栅极电压也要上升。
[0032] 在不存在输出辅助电路100的情况下，若输出级晶体管82的栅极电压大幅上升，则在输出级80中产生从电源VDD向VSS的大的贯通电流。
[0033] 与之相对，输出级晶体管81的栅极电位下降时，输出辅助电路100的Pch晶体管111接通，使Nch晶体管115的栅极电位升高，使Nch晶体管115(漏极与输出级晶体管82的栅极连接、源极经由二极管连接的Nch晶体管116而与VSS连接)接通，以抑制输出级晶体管82的栅极电位的上升的方式发挥作用。从而，抑制了输出级80的贯通电流。
[0034] 另一方面，输入端子IN的电压向VSS侧大幅变化时，输出辅助电路100的Nch晶体管112接通，使Pch晶体管114的栅极电位下降，使Pch晶体管114接通(漏极与输出级晶体管81的栅极连接、源极经由二极管连接的Nch晶体管113而与VDD连接)，抑制了因电容83的电容性耦合引起的输出级晶体管81的栅极的降低，抑制了输出级80的贯通电流。
[0035] 此外，输出辅助电路100具有晶体管开关65-9、66-10，其在输出级晶体管81、82的栅极电压变化时，使差动输入级50的辅助电流源53、54激活。辅助电流源53、54激活后，电容83、84的充放电加速。
[0036] 图17是从专利文献2(JP特开2007-281661号公报)的图1直接引用的图，表示了驱动液晶显示装置的数据线的放大电路的构成。在放大电路中，若在推挽输出级的Pch及Nch晶体管的栅极和漏极(输出端子)之间固定连接有相位补偿电容，则因电容性耦合而产生贯通电流，因此在图17的放大电路中，使得在推挽输出级(Pch晶体管14、Nch晶体管15)的输出端子上连接有第1端子的两个电容31、32的第2端子，根据自之前的输出期间起的极性变化的有无和输出期间的切换，而将连接切换到输出级的栅极或电源，从而抑制了贯通电流。
[0037] 参照专利文献2(JP特开2007-281661号公报)的图5的时序图，
[0038] ·在从负极向正极充电时，电容31的第2端子与输出级晶体管14的栅极连接，电容32的第2端子与GND连接，
[0039] ·从正极向负极放电时，电容31的第2端子与VDD连接，电容32的第2端子与输出级晶体管15的栅极连接，
[0040] ·在极性相同的情况下，电容31、32的第2端子分别与输出级晶体管14、15的栅极连接，
[0041] ·输出期间内的连接恒定。
[0042] 从而防止了输出变化时的输出级的贯通电流。
[0043] 图18是与专利文献3(JP特开平06-326529号公报)的图1对应的图。图18是将专利文献3的图1的差动放大器的输出端子向反转输入端子反馈连接的电压输出器的构成。作为相关技术在以下进行说明。参照图18，在差动放大级中，由电流源113驱动的Nch差动对111、112的输出对分别与Pch低电压共源共栅电流镜131～134的晶体管131、133的连接点及晶体管132、134的连接点(节点7)连接。此外，由电流源123驱动的Pch差动对121、122的输出对分别与Nch低电压共源共栅电流镜141～144的晶体管141、143的连接点及晶体管142、144的连接点(节点8)连接。Pch及Nch低电压共源共栅电流镜之间，在晶体管133、143的漏极间连接浮游电流源151，在晶体管134、144的漏极间连接浮游电流源152、153。
[0044] 在输出放大级中，在电源E1和输出端子2之间连接的Pch晶体管101的栅极与晶体管134的漏极(节点3)连接，在电源E2和输出端子2之间连接的Nch晶体管102的栅极与晶体管144的漏极(节点4)连接，晶体管101、102构成推挽输出级。
[0045] 相位补偿电容C1、C2的第1端子与输出端子2共同连接，相位补偿电容C1、C2的第2端子分别与晶体管132、134的连接点(节点7)及晶体管142、144的连接点(节点8)连接。
[0046] 以下对图18所示的差动放大器的动作进行说明。另外，设输出稳定状态下的电流源113、123的电流为I1、I2，浮游电流源151的电流为I3，浮游电流源152、153的合计电流为I4。输入电压VI为阶跃电压。
[0047] 例如，输入端子1的输入电压VI相对于输出端子2的输出电压VO向电源E1侧大幅变化时，Nch差动对的晶体管111、112分别断开、接通，电流源113的电流I1在晶体管112中流动。
[0048] 在此，在Pch低电压共源共栅电流镜的晶体管131中，晶体管111和电流源151的电流I3的合计电流流动，该电流的镜像电流在晶体管132中流动，而由于晶体管111断开，因此电流I3的镜像电流在晶体管132中流动。此时，在晶体管132中流动的电流比输出稳定状态时小，在晶体管112中流动的电流比输出稳定状态时大。
[0049] 因此，晶体管132、134的连接点(节点7)的电压稍稍降低，晶体管134的栅极/源极间电压(绝对值)变小，从晶体管134向浮游电流源152、153供给的电流减少。
[0050] 另一方面，Pch差动对的晶体管121、122，在输入电压VI向电源E1侧大幅变化时，分别接通、断开，电流源123的电流I2在晶体管121中流动。
[0051] 在此，Nch低电压共源共栅电流镜的晶体管141，晶体管121和电流源151的合计电流的镜像电流在晶体管142中流动，因此电流(I2+I3)的镜像电流在晶体管142中流动。
[0052] 此时，在晶体管142中流动的电流比输出稳定状态时大，在晶体管122中流动的电流比输出稳定状态时小。因此，晶体管142、144的连接点(节点8)的电压稍稍降低，晶体管144的栅极/源极间电压变大，晶体管144从浮游电流源152、153抽出的电流增加。
[0053] 通过晶体管134、144的电流分别减少、增加，浮游电流源的晶体管152的栅极/源极间电压(绝对值)变小，晶体管153的栅极/源极间电压变大。从而输出级晶体管101的栅极电压大幅降低，输出级晶体管101产生的从电源E1向输出端子2的充电电流增加。通过输出级晶体管102的栅极电压也降低，输出级晶体管102产生的从输出端子2向电源E2的放电电流减少。因此输出端子2的输出电压VO上升。并且，输出电压VO到达输入电压VI后成为输出稳定状态。另外，输出电压VO，在构成差动对的晶体管对的一方接通、另一方断开而动作的期间，以一定的转换速率变化。
[0054] 输出电压VO的时间变化能够用与有助于相位补偿电容C1、C2的充放电的电流间的关系来表示。如上所述，输入电压VI向电源E1侧大幅变化时，电容C1的电位差减少。该作用通过有助于电容C1的放电的晶体管132、134、112的合成电流(I1-I3+I4’)决定，输出电压VO的时间变化(dVO/dt)能够用下式(1)近似。
[0055] dVO/dt≈(I1-I3+I4’)/C1…(1)
[0056] 在此，电流I4’表示通过晶体管134的电流变化，浮游电流源152、153的合计电流从输出稳定状态的电流I4变化后的电流。输入电压VI向电源E1侧变化时，电容C2的电位差增加。
[0057] 该作用通过有助于电容C2的充电的晶体管142、144的合成电流(I2+I3-I4’)决定，输出电压VO的时间变化(dVO/dt)能够用下式(2)近似。
[0058] dVO/dt≈(I2+I3-I4’)/C2…(2)
[0059] 从(1)、(2)式消去电流I3、I4’，对输出电压VO的时间变化(dVO/dt)求解时，获得下式(3)。
[0060] dVO/dt≈(I1+I2)/(C1+C2)…(3)
[0061] 即，输出电压VO的转换速率以一定的转换速率变化，该一定的转换速率由驱动Nch差动对111、112及Pch差动对121、122的电流源113、123的电流I1、I2和相位补偿电容C1、C2来确定。
[0062] 输入端子1的输入电压VI相对于输出端子2的输出电压VO向电源E2侧大幅变化时的动作的详细的说明省略，但根据上述输入电压VI向电源E1侧变化时的作用能够容易地理解。
[0063] 另外，将电容C1和Nch差动对的输出对的一个(晶体管112的漏极)共同连接的晶体管132、134的连接点(节点7)，伴随着使晶体管134的栅极/源极间电压变化的程度的电位变动，而其下限电压由晶体管134的栅极偏电压BP1限制，因此节点7的动作点总是保持在比电源E1稍低的电压附近。
[0064] 同样，将电容C2和Pch差动对的输出对的一个(晶体管122的漏极)共同连接的晶体管142、144的连接点(节点8)，伴随着使晶体管144的栅极/源极间电压变化的程度的电位变动，而其上限电压由晶体管144的栅极偏电压BN1限制，因此节点8的动作点总是保持在比电源E2稍高的电压附近。
[0065] 此外，连接了输出级晶体管101的栅极的晶体管134的漏极(节点3)，在输入电压VI向电源E1侧变化时，从浮游电流源的Nch晶体管153抽出电流，因此能够变化至足够低的电压。因此，输出级晶体管101能够通过高电流驱动能力而对输出端子2高速充电。
[0066] 同样，连接了输出级晶体管102的栅极的晶体管144的漏极(节点4)，在输入电压VI向电源E2侧变化时，从浮游电流源的Pch晶体管152被供给电流，因此能够变化至足够高的电压。因此，输出级晶体管102能够通过高电流驱动能力对输出端子2高速放电。
[0067] 专利文献1：JP特开2007-208316号公报
[0068] 专利文献2：JP特开2007-281661号公报
[0069] 专利文献3：JP特开平06-326529号公报
[0070] 以下进行相关技术的分析。
[0071] 上述相关技术如上所述具有各种课题。例如在图16所示的构成的情况下，通过控制电路90、差动输入级50的辅助电流源53、54、输出辅助电路100的附加，能够抑制输出级的贯通电流并使之高转换速率化，但追加的晶体管的数量增多、面积增加、成本增大。此外，使差动输入级50的辅助电流源53、54动作，而使电容83、84的充放电加速，但为了追随输出端子OUT的电压的急速变化而高速进行电容83、84的充放电，必须使辅助电流源53、54的电流值足够大，因此，消耗电流增大。
[0072] 此外，图17的电路，在液晶显示装置的数据线的驱动中，相对于列反转驱动这样的同极性连续的输出电压的变化，电容31、32的第2端子分别与输出级14、15的栅极连接，因此无法抑制贯通电流。进而，在有机发光二极管显示装置的数据线的驱动中，无极性信号，相对于大的输出电压变化，无法抑制贯通电流。
[0073] 此外，图18的电路，输出电压的变化由驱动差动对的电流I1、I2和相位补偿电容C1、C2来确定，因此为了使输出电压的变化高速化，需要使驱动差动对的电流I1、I2增加，消耗电流变大。另外，通过减小相位补偿电容C1、C2，转换速率提高，但有损输出稳定性，因此不实用。
发明内容
[0074] 本发明的目的在于提供一种输出电路、具有该输出电路的数据驱动器及显示装置，其能够应对高速动作，能够抑制输出级的贯通电流。此外，本发明提供实现上述目的并且简化了构成、抑制了消耗电流的增大的输出电路、具有该输出电路的数据驱动器及显示装置。
[0075] 为了解决上述课题的至少一个，根据本发明，提供一种输出电路，其包括：输入信号的输入端子、输出信号的输出端子、差动放大级、输出放大级、放大加速电路和电容连接控制电路。
[0076] 在本发明中，上述输出放大级包括：第1导电型的第1晶体管，具有分别与第1电源和上述输出端子连接的第1及第2端子以及与上述差动放大级的第1输出连接的控制端子；和
[0077] 第2导电型的第2晶体管，具有分别与第2电源和上述输出端子连接的第1及第2端子以及与上述差动放大级的第2输出连接的控制端子。
[0078] 在本发明中，上述放大加速电路包括：第1及第2开关；
[0079] 第2导电型的第3晶体管，具有与上述输出端子连接的第1端子、与上述输入端子连接的控制端子以及经由上述第1开关与上述差动放大级的上述第1输出连接的第2端子；和
[0080] 第1导电型的第4晶体管，具有与上述输出端子连接的第1端子、与上述输入端子连接的控制端子以及经由上述第2开关与上述差动放大级的上述第2输出连接的第2端子。
[0081] 在本发明中，上述差动放大级包括：第1差动晶体管对，具有与上述输入端子和上述输出端子分别连接的第1及第2输入；
[0082] 向上述第1差动晶体管对供给电流的第1电流源；
[0083] 第1导电型的第1晶体管对，具有与上述第1电源共同连接的第1端子和与上述第1差动晶体管对的输出对通过第1及第2节点分别连接的第2端子，将控制端子之间共同连接；
[0084] 第2导电型的第2晶体管对，具有与上述第2电源共同连接的第1端子和与第3及第4节点分别连接的第2端子，将控制端子之间共同连接；
[0085] 第1导电型的第5晶体管，具有与上述第1节点连接的第1端子、与上述差动放大级的上述第1输出连接的第2端子以及接受第1偏电压的控制端子；
[0086] 第2导电型的第6晶体管，具有与上述第3节点连接的第1端子、与上述差动放大级的上述第2输出连接的第2端子以及接受第2偏电压的控制端子；
[0087] 连接在上述第2及第4节点之间的第1联络电路；和
[0088] 连接在上述差动放大级的上述第1及第2输出之间的第2联络电路。
[0089] 在本发明中，上述电容连接控制电路包括：第1端子与上述输出端子连接的第1电容元件；
[0090] 连接在上述第1电容元件的第2端子和第1电压供给端子之间的第3开关；和[0091] 连接在上述第1电容元件的上述第2端子和上述第1节点及上述第3节点中的一个节点之间的第4开关。
[0092] 根据本发明，提供一种数据驱动器，其包括：解码器，从多个参照电压中根据影像数字信号选择一个；和上述输出电路，在输入端子接受上述解码器的输出，驱动显示元件所连接的数据线。进而，根据本发明，提供一种包括该数据驱动器的显示装置。
附图说明
[0093] 图1是表示本发明第1实施方式的构成的图。
[0094] 图2是说明本发明第1实施方式的动作的时序波形图。
[0095] 图3是表示本发明第2实施方式的构成的图。
[0096] 图4是说明本发明第2实施方式的动作的时序波形图。
[0097] 图5是说明本发明第2实施方式的变形例的动作的时序波形图。
[0098] 图6是表示本发明第3实施方式的构成的图。
[0099] 图7是表示本发明第4实施方式的构成的图。
[0100] 图8是表示本发明第5实施方式的构成的图。
[0101] 图9是表示本发明第1实施例的构成的图。
[0102] 图10是表示本发明第2实施例的构成的图。
[0103] 图11是表示本发明第5实施例的构成的图。
[0104] 图12是表示放大加速电路的其他构成的图。
[0105] 图13是表示放大加速电路的进一步其他构成的图。
[0106] 图14是表示具备本发明的输出电路的数据驱动器的构成的图。
[0107] 图15(A)是说明显示装置的图，(B)、(C)是说明像素(液晶元件、有机EL元件)的图。
[0108] 图16是表示相关技术(专利文献1)的构成的图。
[0109] 图17是表示相关技术(专利文献2)的构成的图。
[0110] 图18是表示相关技术(专利文献3)的构成的图。
[0111] 图19是表示本发明第3实施例的构成的图。
[0112] 图20是表示本发明第4实施例的构成的图。
[0113] 符号说明
[0114] 1输入端子
[0115] 2输出端子
[0116] 3第1输出
[0117] 4第2输出
[0118] 7差动级的第1输出
[0119] 8差动级的第2输出
[0120] 9输出开关
[0121] 10放大加速电路
[0122] 20电容连接控制电路
[0123] 30输出放大电路
[0124] 50差动放大级
[0125] 60联络级
[0126] 500控制信号产生电路
[0127] 510、511、520、521开关部
[0128] 801锁存地址选择器
[0129] 802锁存器
[0130] 803电平移动器
[0131] 804参照电压产生电路
[0132] 805解码器
[0133] 805P正极解码器
[0134] 805N负极解码器
[0135] 806输出放大电路
[0136] 940电源电路
[0137] 950显示控制器
[0138] 960显示面板
[0139] 961扫描线
[0140] 962数据线
[0141] 963显示元件
[0142] 964像素开关(薄膜晶体管：TFT)
[0143] 965液晶电容
[0144] 966辅助电容
[0145] 967相对基板电极
[0146] 969显示元件
[0147] 970栅极驱动器
[0148] 971液晶电容
[0149] 972辅助电容
[0150] 973像素电极
[0151] 974相对基板电极
[0152] 980数据驱动器
[0153] 981薄膜晶体管(TFT)
[0154] 982有机发光二极管
[0155] 983辅助电容
[0156] 984电源端子
[0157] 985阴极
具体实施方式
[0158] 以下参照附图说明本发明的实施方式。另外，在本发明的实施方式的说明所参照的附图中，存在与图16、图17的相关技术的附图所使用的参照标号部分重叠的参照标号(例如图17的1、2、3、10等)，但标注为其他要素。此外，在本发明的实施方式中，在使用了与相关技术的附图所使用的参照标号相同的参照标号的情况下(例如图18)，会在以下的实施方式中明确指出这一点。
[0159] 本发明在其一个方式(MODE)中包括：输入信号的输入端子1、输出信号的输出端子2、差动放大级50、输出放大级30、放大加速电路10和电容连接控制电路20。
[0160] 输出放大级30包括：第1导电型(P型)的第1晶体管101，具有与第1电源E1和上述输出端子2分别连接的第1及第2端子、以及与差动放大级50的第1输出3连接的控制端子；和第2导电型(N型)的第2晶体管102，具有与第2电源E2和上述输出端子2分别连接的第1及第2端子(源极、漏极端子)、以及与上述差动放大级的第2输出连接的控制端子(栅极端子)。
[0161] 放大加速电路10包括：第1及第2开关SW1、SW2；第2导电型(N型)的第3晶体管103，具有与输出端子2连接的第1端子(源极端子)、与上述输入端子1连接的控制端子(栅极端子)、以及经由上述第1开关SW1与上述差动放大级50的上述第1输出3连接的第2端子(漏极端子)；和第1导电型(P型)的第4晶体管104，具有与上述输出端子2连接的第1端子(源极端子)、与上述输入端子1连接的控制端子(栅极端子)、以及经由上述第2开关SW2与上述差动放大级50的上述第2输出4连接的第2端子(漏极端子)。
[0162] 差动放大级50包括：第1差动晶体管对(例如图9的112、111)，具有与上述输入端子1和上述输出端子2分别连接的第1、第2输入；向上述第1差动晶体管对供给电流的第1电流源(例如图9的113)；第1导电型的第1晶体管对132、131，具有与上述第1电源E1共同连接的第1端子(源极端子)、以及与上述第1差动晶体管对的输出对通过第1、第2节点N1、N2分别连接的第2端子(漏极端子)，将控制端子(栅极端子)之间共同连接；
第2导电型的第2晶体管对142、141，具有与上述第2电源E2共同连接的第1端子(源极端子)、以及与第3、第4节点N3、N4分别连接的第2端子(漏极端子)，将控制端子(栅极端子)之间共同连接；第1导电型的第5晶体管134，具有与上述第1节点N1连接的第1端子(源极端子)、与上述差动放大级50的上述第1输出3连接的第2端子(漏极端子)、以及受到第1偏电压的控制端子(栅极端子)；第2导电型的第6晶体管144，具有与上述第
3节点N3连接的第1端子(源极端子)、与上述差动放大级50的上述第2输出4连接的第
2端子(漏极端子)、以及受到第2偏电压的控制端子(栅极端子)；连接在上述第2及第4节点N2、N4之间的第1联络电路(例如图9的60L)；以及连接在上述差动放大级50的上述第1及第2输出3、4之间的第2联络电路(例如图9的60R)。
第2导电型的第2晶体管对142、141，具有与上述第2电源E2共同连接的第1端子(源极端子)、以及与第3、第4节点N3、N4分别连接的第2端子(漏极端子)，将控制端子(栅极端子)之间共同连接；第1导电型的第5晶体管134，具有与上述第1节点N1连接的第1端子(源极端子)、与上述差动放大级50的上述第1输出3连接的第2端子(漏极端子)、以及受到第1偏电压的控制端子(栅极端子)；第2导电型的第6晶体管144，具有与上述第
3节点N3连接的第1端子(源极端子)、与上述差动放大级50的上述第2输出4连接的第
2端子(漏极端子)、以及受到第2偏电压的控制端子(栅极端子)；连接在上述第2及第4节点N2、N4之间的第1联络电路(例如图9的60L)；以及连接在上述差动放大级50的上述第1及第2输出3、4之间的第2联络电路(例如图9的60R)。
[0163] 电容连接控制电路20包括：第1端子与上述输出端子2连接的第1电容元件(例如图9的C1)；连接在上述第1电容元件(例如图9的C1)的第2端子和第1电压供给端子(例如图9的NE1)之间的第3开关(例如图9的SW21)；以及连接在上述第1电容元件(例如图9的C1)的上述第2端子和上述第1节点及上述第3节点中的一个节点(例如N1(节点7))之间的第4开关(例如图9的SW22)。
[0164] 在本实施方式中，上述差动放大级50可以构成为，还包括：第2差动晶体管对(例如图9的122、121)，具有与上述输入端子1和上述输出端子2分别连接的第1、第2输入。第1差动晶体管对(例如图9的112、111)为第2导电型(N型)，上述第2差动晶体管对(例如图9的122、121)为第1导电型(P型)。此外，电容连接控制电路20可以构成为，还包括：第1端子与上述输出端子2连接的第2电容元件(例如图9的C2)；连接在上述第2电容元件(例如图9的C2)的第2端子和第2电压供给端子(例如图9的NE2)之间的第
5开关(例如图9的SW23)；连接在上述第2电容元件(例如图9的C2)的上述第2端子和上述第1节点及第3节点中的与上述一个节点不同的另一个节点(例如N3(节点8))之间的第6开关(例如图9的SW24)。以下，说明几个实施方式，进而说明具体的实施例。
5开关(例如图9的SW23)；连接在上述第2电容元件(例如图9的C2)的上述第2端子和上述第1节点及第3节点中的与上述一个节点不同的另一个节点(例如N3(节点8))之间的第6开关(例如图9的SW24)。以下，说明几个实施方式，进而说明具体的实施例。
[0165] ＜实施方式1＞
[0166] 图1是表示本发明第1实施方式的输出电路的构成的图。在本实施方式中，输出电路优选驱动配线负荷。包括：差动放大级50，通过差动接受输入端子1的输入电压VI和输出端子2的输出电压VO；输出放大级30，由接受差动放大级50的第1及第2输出(节点3、4)并推挽动作而将与输入电压VI对应的输出电压VO从输出端子2输出的Pch晶体管
101、Nch晶体管102构成；放大加速电路10，检测输入电压VI和输出电压VO的电位差，根据该电位差进行放大加速；和电容连接控制电路20，包括第1端子与输出端子2连接的电容元件C1、C2，控制电容元件C1、C2的第2端子的连接。
101、Nch晶体管102构成；放大加速电路10，检测输入电压VI和输出电压VO的电位差，根据该电位差进行放大加速；和电容连接控制电路20，包括第1端子与输出端子2连接的电容元件C1、C2，控制电容元件C1、C2的第2端子的连接。
[0167] 输出放大级30具有：连接在电源E1和输出端子2之间、栅极接受差动放大级50的第1输出(节点3)的Pch晶体管101；和连接电源E2和输出端子2之间、栅极接受差动放大级50的第2输出(节点4)的Nch晶体管102。
[0168] 放大加速电路10具有第1端子(源极端子)彼此分别与输出端子2共同连接、栅极彼此共同连接并接受输入信号VI的Nch晶体管103及Pch晶体管104，能够根据来自Nch晶体管103的第2端子(漏极端子)的输出电流来控制Pch晶体管101的栅极电压，并且能够根据来自Pch晶体管104的第2端子(漏极端子)的输出电流来控制Nch晶体管102的栅极电压。Nch晶体管103的第2端子(漏极端子)经由第1开关SW1与节点3连接。Nch晶体管103在输出端子2和节点3之间与开关SW1以串联方式连接。
[0169] Pch晶体管104的第2端子(漏极端子)经由第2开关SW2与节点4连接。Pch晶体管104在输出端子2和节点4之间与开关SW2以串联方式连接。
[0170] 第1、第2开关SW1、SW2均接通时，使晶体管103、104激活，均断开时，使晶体管103、104为非激活。即，第1、第2开关SW1、SW2控制放大加速电路10的激活(动作)、非激活(停止)。
[0171] 电容连接控制电路20包括：第1端子分别与输出端子2连接的第1及第2电容元件C1、C2；对电容元件C1的第2端子在提供第1电压的第1电压供给端子NE1或差动放大级50的节点7之间切换连接的第3、第4开关SW21、SW22。
[0172] 此外，包括：对电容元件C2的第2端子在提供第2电压的第2电压供给端子NE2或差动放大级50的节点8之间切换连接的第5、第6开关SW23、SW24。另外，节点7、8为与差动放大级50的第1及第2输出(节点3、4)不同的节点，成为电压变动小的端子。
[0173] 另外，第1、第2电压供给端子NE1、NE2也可以分别为输出放大级30的电源E1、E2。
[0174] 作为差动放大级50，包括：Nch差动晶体管对112、111，具有与供给输入电压VI的输入端子1和将输出电压VO输出的输出端子2分别连接的第1、第2输入；驱动Nch差动晶体管对112、111的电流源113；
[0175] Pch晶体管对132、131；连接在Nch差动晶体管对112、111的输出对和电源E1之间，输出输入电流的镜像电流；
[0176] Nch晶体管对141、142，与电源E2连接，输出输入电流的镜像电流；
[0177] Pch晶体管134，连接在Nch差动晶体管对112、111的输出对和Pch晶体管对131、132的连接点对中、输出镜像电流的Pch晶体管对131、132的输出端(132的漏极(节点7))和差动放大级50的第1输出(节点3)之间，在控制端子(栅极)接受第1偏电压BP1；
[0178] Nch晶体管144，连接在输出镜像电流的Nch晶体管对141、142的输出端(142的漏极(节点8))和差动放大级50的第2输出(节点4)之间，在控制端子(栅极)接受第2偏电压BN1；
[0179] 第1联络电路60L，连接在Pch晶体管对131、132的输入端(131的漏极)和Nch晶体管对141、142的输入端(141的漏极)之间；和
[0180] 第2联络电路60R，连接在上述差动放大级的上述第1及第2输出(节点3、4)之间。
[0181] 差动放大级50也可以替代Nch差动晶体管对112、111和电流源113，而包括：Pch差动晶体管对122、121，具有与输入端子1和输出端子2分别连接的第1、第2输入，输出对与Nch晶体管对141、142连接；和驱动Pch差动晶体管对122、121的电流源123。或者，也可以在包括Nch差动晶体管对112、111和电流源113的同时，包括Pch差动晶体管对122、121和电流源123。
[0182] 差动放大级50的第1输出(节点3)和节点7分别为第1偏压晶体管134的第1端子(源极端子)和第2端子(漏极端子)。
[0183] 差动放大级50的第2输出(节点4)和节点8分别为第2偏压晶体管144的第1端子(源极端子)和第2端子(漏极端子)。
[0184] 差动放大级50中，连接输出级晶体管101、102的栅极的第1及第2输出(节点3、4)、和连接电容元件C1、C2的第2端子的节点7、8彼此分离，上述电容元件C1、C2的第1端子共同连接到输出端子2。即使输出电压VO急速变化，也可通过电容元件C1、C2的电容性耦合而防止在输出级晶体管101、102中流动有贯通电流。
[0185] 以下对图1所示的输出电路的动作进行说明。在图1中，放大加速电路10，在输入端子1的输入电压VI相对于输出端子2的输出电压VO大幅变化时，源极与输出端子2连接、栅极与输入端子1连接的Nch晶体管103或Pch晶体管104，以与输入电压VI和输出电压VO的电位差(栅极/源极间电压)对应的驱动能力而使输出级晶体管101或102的栅极变动，使输出信号VO急速接近输入电压VI。从而，无论差动放大级50的动作如何，均可进行输出端子2的高速驱动。
[0186] 另外，在放大加速电路10中，晶体管103、104的源极与输出端子2连接，栅极与输入端子1连接。输入电压VI和输出信号VO的差比晶体管103、104的阈值电压(绝对值)小时，晶体管103、104断开。因此，输出电压VO接近输入电压VI后自动停止。同样，输入电压VI的变化较小时，放大加速电路10不动作。晶体管103、104可以为足够小尺寸的元件，优选将与输入端子1连接的晶体管103、104的栅极寄生电容抑制得较小，将图1的输出电路的输入电容的增加抑制到最小限。
[0187] 电容连接控制电路20，在放大加速电路10动作而使输出电压VO急速变化时，将电容元件C1、C2的第2端子分别与电压供给端子NE1、NE2连接。从而，能够对应于输出电压VO的急速的变化而进行电容元件C1、C2的充放电。
[0188] 在相关技术的差动放大器(图18)中，通过基于来自驱动差动对的电流源的电流产生的差动放大级的作用，进行电容元件C1、C2的充放电，以一定的转换速率使输出电压变化。
[0189] 在本实施方式中，相对于输出电压的急速变化，无论差动放大级50的作用如何，均能够从电压供给端子NE1、NE2瞬时进行与输出电压VO的急速变化对应的充放电。
[0190] 电容连接控制电路20，在输出电压VO的急速的电压变化后，将电容元件C1、C2的第2端子分别从电压供给端子NE1、NE2切换连接到差动放大级50的节点7、8。
[0191] 从而，图1的输出电路，根据差动放大级50的作用，而成为电容元件C1、C2的充放电、输出放大级101、102动作的本来的差动放大器的动作。
[0192] 另外，到该切换连接时(将电容元件C1、C2的第2端子的连接目标分别从电压供给端子NE1、NE2切换到差动放大级50的节点7、8时)为止，追随输出电压VO的急速变化而进行电容元件C1、C2的充放电。因此，在电容元件C1、C2的第2端子的连接目标向节点7、8切换后，能够迅速转移到基于来自驱动差动对的电流源的电流而产生的差动放大器的动作，而将输出端子2高速驱动为与输入电压VI对应的电压。
[0193] 根据本实施方式，在实现高速驱动时，不需要如相关技术(图16)那样使驱动差动对的电流增加。因此，根据本实施方式，能够在实现高速驱动的同时实现低耗电化。
[0194] ＜本实施方式和相关技术的比较＞
[0195] 以下对图1的本实施方式的放大加速电路10和图16所示的相关技术的控制电路90进行比较并说明。
[0196] 在图1的本实施方式的放大加速电路10中，晶体管103、104对应于输入电压VI和输出电压VO的电位差而动作，使输出级晶体管101、102的栅极电压直接变动，因此放大加速动作的响应速度加快，输出电压VO到达了输入电压VI附近时也迅速停止放大加速动作。此外，增加了开关SW1、SW2的放大加速电路10，最小可以由四个元件构成。
[0197] 另一方面，在图16的相关技术的控制电路90中，晶体管93-1、93-2对应于输入电压VI和输出电压VO的电位差而动作，一旦变换成晶体管93-1、93-2的漏极和电流源91、92的连接点(节点N15、N16)的电压变化，对应于节点N15、N16的电压变化，晶体管94-7、
94-8动作，使输出级晶体管81、82的栅极电压变动。因此，在图16的相关技术中，最小限、必要的元件数比图1的本实施方式的放大加速电路10多，电路面积增大。
94-8动作，使输出级晶体管81、82的栅极电压变动。因此，在图16的相关技术中，最小限、必要的元件数比图1的本实施方式的放大加速电路10多，电路面积增大。
[0198] 此外，在图16的相关技术中，节点N15、N16的电压变化的响应速度，取决于在晶体管93-1、93-2中流动的电流与电流源91、92的电流的差分。
[0199] 因此，在图16的相关技术中，电流源91、92的电流较大时，使输出级晶体管81、82的栅极电压变动的响应变慢。另一方面，在图16的相关技术中，电流源91、92的电流值较小时，输出级晶体管81、82的栅极电压的变动的停止较慢。
[0200] 另外，在图16的相关技术的控制电路90中，需要根据节点N15、N16的电压进行差动输入级50的辅助电流源53、54的控制，因此无法适用图1的本实施方式的放大加速电路10这样的构成。综上，图1的本实施方式和图16的相关技术的比较结束。
[0201] ＜实施方式1的动作(开关控制)＞
[0202] 图2是说明驱动与输出端子2连接的配线负荷的图1的输出电路的各开关的控制时序和输出电压波形的图。
[0203] 参照图2，对于将与输入电压VI对应的输出电压VO从输出端子2输出的1输出期间TD，设置有期间T1、T2。
[0204] 输入电压VI为输出期间单位的阶跃信号(其中包含同一电压连续的情况)。
[0205] 在图2中示出了输入电压VI向高电压(电源E1)侧大幅变化时的1输出期间的情形。在图2中，在1输出期间TD开始后的期间T1，图1的开关SW1、SW2、SW21、SW23接通，开关SW22、SW24断开，放大加速电路10的晶体管103、104可以动作，电容元件C1、C2的第2端子分别与电压供给端子NE1、NE2连接。
[0206] 输入电压VI相对于输出电压VO向电源E1(高位电源)侧大幅变化时，放大加速电路10的晶体管103动作，使输出晶体管101的栅极(节点3)下降到输出端子2的电压。
[0207] 从而，输出级晶体管101，以使栅极/源极间电压增大、输出电压VO接近输入电压VI的方式对输出端子2急速充电。
[0208] 在配线负荷电容较大的情况下，输出电压VO在输入信号VI的变化之后立即急速变化，但从途中变缓。
[0209] 这是由于，伴随输出电压VO的上升，输出级晶体管101的栅极(节点3)电压上升，输出级晶体管101产生的输出端子2的充电能力降低，并且从输出端子2向配线负荷内传播电荷。
[0210] 另外，在图2中没有图示配线负荷，但一般来说用由串联连接的多个电阻元件以及连接在各电阻元件的连接点和GND之间的多个电容元件构成的等效电路来表示。
[0211] 此外，在期间T1中，电容元件C1、C2的第2端子与电压NE1、NE2连接，电容元件C1、C2追随输出电压VO的急速变化而急速充放电。
[0212] 后述的图9、图10等的输出电路，为电容元件C1、C2的第2端子的电位变动较小的构成，因此通过将电压NE1、NE2设定在其电位附近，相对于输出电压VO的急速变化而进行电容元件C1、C2的高速充放电。因此，能够迅速转移到期间T1后的差动放大级50进行的放大动作。
[0213] 在期间T1后的期间T2中，开关SW1、SW2、SW21、SW23断开，开关SW22、SW24接通，使放大加速电路10为非激活。电容元件C1、C2的第2端子与差动放大级50的节点7、8连接，图1的输出电路成为通常的差动放大器的动作。
[0214] 电容C1、C2对应于输出电压VO的急速变化而进行充放电，因此从期间T1向T2变化时也迅速转移。
[0215] 并且，从期间T1结束时的输出电压开始到与输入信号VI对应的最终到达电压为止，通过差动放大级50的差动对的驱动电流进行电容C1、C2的第2端子的充放电，以与之对应的驱动速度使输出电压VO变化。
[0216] 图2的虚线为相关技术的差动放大器(例如图18所示的构成)的输出波形(比较例)，示出了相对于输入信号VI的变化以一定的转换速率使输出电压变化的情形。
[0217] 如图18所示的相关技术的差动放大器中所说明的那样，转换速率由驱动差动对的电流和相位补偿电容决定。在本实施方式中，用放大加速电路10进行输出电压的急速变化，用电压供给端子NE1、NE2进行电容C1、C2的急速充放电，因此与相关技术的差动放大器的转换速率相比可以实现高速的驱动。此外，根据本实施方式，即使不增加差动放大级50的电流也能实现高速驱动。因此，与相关技术的差动放大器相比可以减少消耗电流，可以实现低耗电化。
[0218] 对于输入电压VI向电源E2(低位电源)侧大幅变化的情况虽然没有图示，但进行与图2的期间T1、T2同样的控制。在期间T1中放大加速电路10的晶体管104动作，输出晶体管102的栅极(节点4)变化，以使输出端子2的输出电压VO接近输入电压VI的方式急速放电。同时，电容元件C1、C2也追随输出电压VO的急速变化而急速充放电。
[0219] 在期间T2中，放大加速电路10为非激活，图1的输出电路转移到通常的差动放大器的动作，向与输入信号VI对应的输出电压驱动输出端子2。
[0220] 另外，对开关SW1、SW2进行补充说明。
[0221] 开关SW1、SW2控制放大加速电路10的激活、非激活，并且防止晶体管103、104的不适当动作。
[0222] 在差动放大器进行的配线负荷的驱动中，输出电压VO即使接近输入电压VI，电荷也向配线负荷内传播，因此差动放大器直到配线负荷远端的驱动完成为止向输出端子2持续供给大的电流。
[0223] 因此，差动放大器的输出级晶体管的栅极供给充足的电流，因此大幅变动。
[0224] 例如在图2的期间T2中，在放大加速电路10激活的情况下，只要在输出电压VO接近输入电压VI时放大加速电路10自动停止就没有问题。
[0225] 但是，存在以下情况：输入电压VI为接近电源E1的高位电压，输出电压VO即使接近输入电压VI附近，仍向配线负荷供给电流，因此输出级晶体管101的栅极向低电位侧变动。此时，Nch晶体管103接通，妨碍了输出级晶体管101的栅极向低电位侧的变动，从而配线负荷的驱动速度变慢。
[0226] 但是，在本实施方式中，在图2的期间T2中通过开关SW1、SW2将放大加速电路10控制成非激活，防止了驱动速度的降低。
[0227] ＜实施方式2＞
[0228] 接下来对本发明的第2实施方式进行说明。图3是表示本发明的第2实施方式的构成的图。参照图3，在本实施方式中，相对于图1的构成在与配线负荷之间设置有开关(输出开关)SW9。输出开关SW9在输出期间的切换时暂时切断输出端子2和配线负荷。
[0229] 输出开关SW9断开的期间，从输出端子2向配线负荷的电荷移动被遮断，因此，通过放大加速电路10的动作，输出电压VO不会变缓，而急速变化到输入电压VI附近，与其电压相对应，也进行电容C1、C2的充放电。
[0230] 电容C1、C2通过完成与输出电压VO的大致最终到达电压对应的充放电，即使输出开关SW9接通，也能高速驱动配线负荷。
[0231] 此外，在显示装置的数据线驱动中，存在进行在输出期间的切换时暂时切断输出电路和数据线的驱动的情况，作为该情况下的切断电路，也可以使用输出开关SW9。
[0232] 图4是说明驱动经由输出开关SW9与输出端子2连接的配线负荷的图3的输出电路中的各开关的控制时序的图。对于1输出期间TD设置有期间T1、T2。
[0233] 与图2同样，在图4所示的例中也示出了输入电压VI向高电压(电源E1)侧大幅变化时的1输出期间的情形。在图4中，在1输出期间TD开始后的期间T1中，开关SW1、SW2、SW21、SW23接通，开关SW22、SW24、SW9断开，放大加速电路10的晶体管103、104可以动作，电容元件C1、C2的第2端子与电压供给端子NE1、NE2分别连接。
[0234] 输入电压VI相对于输出电压VO向电源E1(高位电源)侧大幅变化时，放大加速电路10的晶体管103动作，输出晶体管101的栅极(节点3)变化，以使输出端子2的输出电压VO接近输入电压VI的方式急速充电。同时，电容元件C1、C2也追随输出电压VO的急速变化，而通过从电压供给端子NE1、NE2供给的电荷急速充放电。
[0235] 此时，通过输出开关SW9，输出端子2与配线负荷被切断，因此输出电压VO基本不会变缓，而瞬间到达输入电压VI附近。因此，电容C1、C2到输出电压VO的最终到达电压前为止完成充放电。
[0236] 在期间T1结束时，开关SW1、SW2、SW21、SW23断开，在接着期间T1的期间T2中，开关SW22、SW24接通后，输出开关SW9接通。从而，放大加速电路10的晶体管103、104停止(非激活化)，电容元件C1、C2的第2端子与差动放大级50的节点7、8连接，输出端子2经由输出开关SW9与配线负荷连接。
[0237] 图3所示的本实施方式的输出电路，在期间T2中转移到通常的差动放大器的动作。
[0238] 输出电压VO在输出端子2与配线负荷连接的瞬间，电压因向配线负荷的电荷传播而稍稍降低，但之后迅速接近与输入电压VI对应的最终到达电压。
[0239] 输出开关SW9和配线负荷的连接节点9的电压VOL，在期间T1中，由输出开关SW9从输出端子2切断，而保持前一个输出期间的电压。并且，在期间T2中在输出开关SW9接通之后被瞬时驱动到输入电压VI附近，之后接近与输入电压VI对应的最终到达电压。
[0240] 图4的虚线为通过相关技术的差动放大器(例如图18)经由输出开关驱动配线负荷时的输出开关和配线负荷的连接节点电压的输出波形(与电压VOL的比较波形)。
[0241] 如对图18所示的相关技术的差动放大器说明的那样，该差动放大器的转换速率由驱动差动对的电流和相位补偿电容决定，因此差动放大器的输出端子电压无论是否与配线负荷连接均变化。
[0242] 因此，相关技术的差动放大器的输出开关和配线负荷的连接节点电压(图4的虚线)，在期间T1中保持前一个输出期间的电压，在期间T2中，瞬间变化到在期间T1中以一定的转换速率变化了的电压后，再度以与期间T1相同的转换速率而接近与输入电压VI对应的最终到达电压。
[0243] 在本实施方式中，成为通过输出开关SW9将输出端子2和配线负荷在期间T1切断的构成(电气非导通)，从而不会受到向配线负荷的电荷传播的影响，而使输出端子2变化到输出电压VO的最终到达电压跟前，电容C1、C2也能够完成到最终到达电压跟前为止的充放电。从而，与以一定的转换速率驱动的相关技术的差动放大器相比，可以实现高速的配线负荷的驱动。此外，根据本实施方式，与由上述实施方式1中参照的图2的控制进行的图1的输出电路相比能够实现高速驱动。
[0244] 另外，在本实施方式中，电容C1、C2只要通过差动放大级50的作用而充放电如下的量即可，该量是从在期间T2中输出开关SW9刚接通之后稍稍降低了的电压到输出电压VO的最终到达电压为止的电位差。因此，根据本实施方式，即使不增加差动放大级50的差动对的驱动电流也能实现高速驱动。因此，根据本实施方式，能够实现低耗电化。
[0245] 另外，对于输入电压VI向电源E2(低位电源)侧大幅变化的情况虽然没有图示，但进行与图4的期间T1、T2同样的控制。
[0246] 在期间T1中放大加速电路10的晶体管104动作，输出晶体管102的栅极(节点4)变化，使输出端子2的输出电压VO急速放电到输入电压VI附近。同时，电容元件C1、C2也急速充放电。在期间T2中，放大加速电路10成为非激活，图3的输出电路转移到通常的差动放大器的动作。
[0247] 输出端子2经由输出开关SW9与配线负荷连接，输出电压VO在输出端子2与配线负荷连接的瞬间，因向配线负荷的电荷传播而使电压稍稍上升，但之后迅速接近与输入电压VI对应的最终到达电压。
[0248] 配线负荷的节点9在期间T1中保持前一个输出期间的电压，在期间T2中在输出开关SW9刚接通之后瞬时被驱动到输入电压VI附近，之后接近与输入电压VI对应的最终到达电压。
[0249] ＜实施方式3＞
[0250] 接下来说明本发明的第3实施方式。图5是说明本发明第3实施方式的时序波形图。本实施方式的构成与图3的上述实施方式的构成相同。
[0251] 本实施方式对图4的时序控制进行了变形。图5是与图4同样地说明驱动经由输出开关SW9与输出端子2连接的配线负荷的图3的输出电路的各开关的控制时序的图。
[0252] 如图5所示，在本实施方式中，将图4的期间T1分割为期间T1a和T1b，在期间T1a中开关SW1、SW2、SW21、SW23接通，开关SW22、SW24断开，在期间T1b及期间T2中开关SW1、SW2、SW21、SW23断开，开关SW22、SW24接通。输出开关SW9在期间T1a、T1b断开，在期间T2接通。
[0253] 在图4中说明了以下情况：输出开关SW9断开时，通过放大加速电路10的动作，输出电压VO瞬时变化到输入电压VI附近，电容元件C1、C2也进行急速充放电。
[0254] 因此，如图5所示，在本实施方式的开关的控制中，在充分短的期间T1a中进行输出电压VO的变化和电容元件C1、C2的急速充放电，在接下来的期间T1b中通过转移到通常的差动放大器的动作的图3的输出电路，使输出电压VO到达与输入电压VI对应的最终到达电压，电容C1、C2也完成了与输出电压VO的最终到达电压对应的充放电。
[0255] 并且，在期间T2，输出端子2与配线负荷连接，输出电压VO在输出端子2与配线负荷连接的瞬间，因向配线负荷的电荷传播而使电压稍稍降低，但迅速向与输入电压VI对应的最终到达电压接近。
[0256] 输出开关SW9和配线负荷的连接节点9的电压VOL，在期间T1a、T1b中，由输出开关SW9从输出端子2切断(电气非导通)，保持前一个输出期间的电压，在期间T2中在输出开关SW9刚接通之后被瞬时驱动到输入电压VI附近，之后向与输入电压VI对应的最终到达电压接近。图5的虚线为通过相关技术的差动放大器(例如图18)经由输出开关驱动配线负荷时的输出开关和配线负荷的连接节点电压的输出波形(与电压VOL的比较波形)，与图4相同。
[0257] 在图5所示的控制中，在期间T1a、T1b中，能够使输出端子2变化到输出电压VO的最终到达电压，电容C1、C2也完成与最终到达电压对应充放电。从而，期间T2中的电容C1、C2，只要通过差动放大级50的作用来补充在期间T2中在输出开关SW9刚接通之后稍稍降低的电位差即可。因此，即使在电容C1、C2的电容值比较大的情况下，即使不增加差动放大级50的差动对的驱动电流，也能实现高速驱动，可以实现低耗电化。
[0258] 另外，在图5所示的例中，开关SW1、SW2仅在期间T1a接通，但也可以在期间T1b也接通。在期间T1b中，图3的输出电路转移到通常的差动放大器的动作，但在输出开关SW9断开的期间，输出级晶体管101、102仅驱动输出端子2的寄生电容，因此输出级晶体管101、102的栅极不会大幅变动。因此，在本实施方式中，放大加速电路10在自动停止的情况下，不会产生图2中补充说明的那样的、妨碍驱动的动作。
[0259] ＜实施方式4＞
[0260] 接下来说明本发明的第4实施方式。图6是表示本发明的第4实施方式的构成的图。本实施方式为图1的实施方式的变形例。
[0261] 在图1的电路构成中，在配线负荷电容较大、为了高速驱动而增大输出级晶体管101、102的尺寸的情况下，输出级晶体管101、102的栅极和漏极(输出端子2)间的寄生电容增加。
[0262] 在这种输出电路中，通过放大加速电路10使输出电压VO急速变化时，存在因寄生电容的电容性耦合产生贯通电流的情况。该贯通电流的电流值，与通过在相关技术(图16、图17)所说明的输出级晶体管的栅极/漏极(输出端子)间连接电容元件而产生的贯通电流的电流值相比足够小，但在特别要求了低耗电化的情况下，也存在无法忽视的情况。
[0263] 因此，为了防止通过该寄生电容的电容性耦合产生的贯通电流，在本实施方式中，分割输出级晶体管，而成为输出级晶体管101、102、以及输出级晶体管101A、102A，输出级晶体管101A、102A在通过放大加速电路10使输出电压VO急速变化的期间T1(图2的期间T1)中，使开关SW31、SW33接通、开关SW32、SW34断开，以便成为非激活。此时，输出级晶体管101A、102A在与输出端子2连接的状态下成为非激活。
[0264] 此外，在期间T2(图2的期间T2)中，以使输出级晶体管101A、102A激活的方式，使开关SW31、SW33断开，使开关SW32、SW34接通。
[0265] 从而，在输出电压VO急速变化时，产生输出级晶体管101、102的寄生电容的电容性耦合，但通过分割输出级晶体管而使寄生电容变小，能够抑制贯通电流。输出级晶体管101A、102A在输出端子2接近了处于输入电压VI的程度后的期间T2中激活。因此，自该时刻起的输出电压VO的变化变小，输出级晶体管101A、102A的寄生电容的电容性耦合产生的影响变小。通过分割输出级晶体管，在期间T1中，使连接配线负荷的输出端子2接近与输入信号VI对应的电压的能力稍稍降低。图6的其他的各开关进行与图2同样的控制。
[0266] ＜实施方式5＞
[0267] 接下来说明本发明的第5实施方式。图7是表示本发明的第5实施方式的构成的图。参照图7，本实施方式对图3的构成进行了变形。
[0268] 在图3所示的电路构成中，在配线负荷电容较大、为了高速驱动而增大输出级晶体管101、102的尺寸的情况下，输出级晶体管101、102的栅极和漏极(输出端子2)间的寄生电容增加。
[0269] 在这种输出电路中，通过放大加速电路10使输出电压VO急速变化，存在因寄生电容的电容性耦合而产生贯通电流的情况。
[0270] 在本实施方式中，为了防止通过该寄生电容的电容性耦合而产生的贯通电流，与图6同样地分割输出级晶体管，而成为尺寸足够小的输出级晶体管101、102和尺寸较大的输出级晶体管101A、102A，输出级晶体管101A、102A，在通过放大加速电路10使输出电压VO急速变化的期间(图4的期间T1或图5的期间T1a)中，以成为非激活的方式，使开关SW31、SW33接通，使开关SW32、SW34断开。此时，输出级晶体管101A、102A在与输出端子2连接的状态下成为非激活。
[0271] 在输出电压VO的变化较小期间(图4的期间T2或图5的期间T1b、T2)中，以使输出级晶体管101A、102A激活的方式，使开关SW31、SW33断开，使开关SW32、SW34接通。
[0272] 从而，在输出电压VO急速变化时，即使产生尺寸小的输出级晶体管101、102的寄生电容的电容性耦合，由于寄生电容很小，因此基本不产生贯通电流。在输出电压VO急速变化时，输出开关SW9断开，因此即使输出级晶体管101、102的尺寸较小，输出端子2的电压VO也瞬时到达输入电压VI附近。另一方面，输出级晶体管101A、102A在输出电压VO急速变化的期间成为非激活(断开状态)，但与输出端子2连接的输出级晶体管101A、102A的漏极端子追随输出电压VO而变化到输入电压VI附近。因此，输出级晶体管101A、102A激活(接通状态)后的漏极端子的电压变化较小。因此，输出级晶体管101A、102A的寄生电容产生的电容性耦合较小。因此，能够抑制输出级晶体管101A、102A的寄生电容引起的贯通电流。
[0273] 在输出开关SW9断开、切断输出端子2与配线负荷(电气非导通)的期间中，可以通过尺寸足够小的输出级晶体管101、102使输出电压VO高速变化。
[0274] 另一方面，以使输出级晶体管101A、102A至少在输出开关SW9接通的期间(图4的期间T2或图5的期间T2)中激活的方式，控制开关SW31～SW34。
[0275] 另外，也可以控制开关SW31～SW34，以使输出级晶体管101A、102A在输出开关SW9接通之前、在输出电压VO的急速变化完成的期间(图5的期间T1b)中成为激活状态。
[0276] 在本实施方式中，上述以外的图7中的各开关进行与图4或图5同样的控制。图7的输出电路即使在配线负荷电容较大的情况下也能抑制贯通电流、实现高速驱动。
[0277] ＜实施方式6＞
[0278] 接下来说明本发明的第6实施方式。图8是表示本发明的第6实施方式的构成的图。本实施方式为图3的其他变形例。
[0279] 在对图3的输出电路进行图4所示的开关控制的情况下，通过输出期间的切换，配线负荷的驱动从输出开关SW9接通的期间T2开始。
[0280] 假设在图4的开关控制下在期间T1中也能驱动配线负荷，则可以进一步高速驱动，能够应对帧频高、输出期间短的显示装置的数据线驱动。
[0281] 因此，在本实施方式中，如图8所示，还包括Nch晶体管201和Pch晶体管202，源极共同连接在输出开关SW9和配线负荷的连接节点9，漏极与电源E1、E2分别连接，栅极共同连接在输出端子2。
[0282] 在图8所示的本实施方式的输出电路中，在进行图4所示的开关控制的情况下，在期间T1中输出端子2被急速驱动到输入电压VI附近。
[0283] 因此，在期间T1中，晶体管201、202在栅极接受输出端子2的输出电压VO而进行源极输出动作，从输入信号VI开始到晶体管201或202的阈值电压(绝对值)左右前的电压为止可以驱动配线负荷。
[0284] 在期间T2中，输出开关SW9接通，通过输出级晶体管101、102将配线负荷高速驱动到与输入电压VI对应的最终到达电压。
[0285] 通过晶体管201、202在期间T1也驱动配线负荷，因此与图3的输出电路相比，能够进一步实现高速驱动。
[0286] 此外，在本实施方式中，晶体管201、202均进行源极输出动作，因此即使节点9的电压急速变化，也不会产生因寄生电容的电容性耦合而引起的贯通电流，在期间T2中栅极(输出端子2)和源极(节点9)成为同电位，因此自动停止。
[0287] 在对于图8所示的输出电路进行图5所示的开关控制的情况下，也在期间T1a、T1b中通过晶体管201、202从输入信号VI开始到晶体管201或202的阈值电压(绝对值)左右前的电压为止驱动配线负荷，因此比图3的输出电路进一步高速驱动。
[0288] 另外，在图8所示的例中，成为晶体管201、202对输出电路的输入电容不产生影响的构成。
[0289] 对于图8的构成，还可以将晶体管201、202的共同栅极连接到输入端子1，但在该情况下，输出电路的输入电容会增加晶体管201、202的共同栅极的寄生电容量。尤其是，为了提高晶体管201、202的驱动能力而使各个晶体管尺寸增加时，对应于此，输出电路的输入电容也增加。输出电路的输入电容增加时，在供给输出电路的输入电压VI的未图示的前段电路(后述的显示用数据驱动器的解码器等)的阻抗比较高的情况下，输出电路的输入电压VI的阶跃信号变缓，输出电路的输出信号VO也变缓，存在无法实现配线负荷的高速驱动的情况。
[0290] 与之相对，在图8所示的电路构成的情况下，不会通过晶体管201、202增加输出电路的输入电容。此外，与输出端子2连接的晶体管201、202的共同栅极的电压，通过放大加速电路10的动作，通过输出级晶体管101、102的高驱动能力，追随输入电压VI的变化而变化，因此即使在输出电路的前段电路(未图示)的阻抗高的情况下，也能实现配线负荷的高速驱动。以下说明具体的实施例。
[0291] 实施例
[0292] ＜实施例1＞
[0293] 图9是表示本发明的第1实施例的构成的图，是表示图1的实施方式的具体电路构成的图。是将图18的差动放大级应用于图1的差动放大级50的构成。差动放大级50包括：第1差动级，具有Nch第1差动晶体管对111、112和向上述第1差动晶体管对111、112供给电流的第1电流源113；和第2差动级，具有Pch第2差动晶体管对121、122和向第2差动晶体管对121、122供给电流的第2电流源123。并且包括：Pch第1晶体管对132、
131，具有与第1电源E1共同连接的第1端子(源极端子)、以及与上述第1差动晶体管对的输出对在第1、第2节点N1、N2分别连接的第2端子(漏极端子)，并将控制端子(栅极端子)彼此连接；Nch第2晶体管对142、141，与上述第2电源E2共同连接的第1端子(源极端子)、以及与上述第2差动晶体管对的输出对在第3、第4节点N3、N4分别连接的第2端子(漏极端子)，并将控制端子(栅极端子)彼此连接；Pch晶体管134，具有与上述第1节点N1连接的第1端子(源极端子)、与上述差动放大级50的第1输出3连接的第2端子(漏极端子)、以及接受第1偏电压BP1的控制端子(栅极端子)；Nch晶体管144，具有与上述第3节点N3连接的第1端子(源极端子)、与上述差动放大级50的第2输出4连接的第2端子(漏极端子)、以及接受第2偏电压BN1的控制端子(栅极端子)；第1联络电路60L，连接在上述差动放大级50的上述第2及第4节点N2、N4之间；和第2联络电路
60R，连接在上述差动放大级50的上述第1及第2输出3、4之间。上述第1节点N1成为经由开关SW22连接第1电容C1的第2端子的差动放大级50的节点7，上述第3节点N3成为经由开关SW24连接第2电容C2的第2端子的差动放大级50的节点8。Pch晶体管134和上述第2联络电路60R的连接点成为差动放大级50的上述第1输出3，Nch晶体管144和上述第2联络电路60R的连接点成为上述差动放大级50的上述第2输出4。
131，具有与第1电源E1共同连接的第1端子(源极端子)、以及与上述第1差动晶体管对的输出对在第1、第2节点N1、N2分别连接的第2端子(漏极端子)，并将控制端子(栅极端子)彼此连接；Nch第2晶体管对142、141，与上述第2电源E2共同连接的第1端子(源极端子)、以及与上述第2差动晶体管对的输出对在第3、第4节点N3、N4分别连接的第2端子(漏极端子)，并将控制端子(栅极端子)彼此连接；Pch晶体管134，具有与上述第1节点N1连接的第1端子(源极端子)、与上述差动放大级50的第1输出3连接的第2端子(漏极端子)、以及接受第1偏电压BP1的控制端子(栅极端子)；Nch晶体管144，具有与上述第3节点N3连接的第1端子(源极端子)、与上述差动放大级50的第2输出4连接的第2端子(漏极端子)、以及接受第2偏电压BN1的控制端子(栅极端子)；第1联络电路60L，连接在上述差动放大级50的上述第2及第4节点N2、N4之间；和第2联络电路
60R，连接在上述差动放大级50的上述第1及第2输出3、4之间。上述第1节点N1成为经由开关SW22连接第1电容C1的第2端子的差动放大级50的节点7，上述第3节点N3成为经由开关SW24连接第2电容C2的第2端子的差动放大级50的节点8。Pch晶体管134和上述第2联络电路60R的连接点成为差动放大级50的上述第1输出3，Nch晶体管144和上述第2联络电路60R的连接点成为上述差动放大级50的上述第2输出4。
[0294] 上述第1联络电路60L包括：Pch晶体管133，具有与上述第2节点N2连接的第1端子(源极端子)、与上述第1晶体管对132、131的控制端子(栅极端子)连接的第2端子(漏极端子)、以及与上述Pch晶体管134的控制端子(栅极端子)连接的控制端子(栅极端子)；Nch晶体管143，具有与上述第4节点N4连接的第1端子(源极端子)、与上述第2晶体管对142、141的控制端子(栅极端子)连接的第2端子(漏极端子)、以及与上述Nch晶体管144的控制端子(栅极端子)连接的控制端子(栅极端子)；和电流源151。此外，上述第2联络电路60R包括：Pch晶体管152，具有与上述差动放大级的上述第1输出3和上述第2输出4分别连接的第1端子(源极)和第2端子(漏极)，并具有接受第3偏电压BP2的控制端子；和Nch晶体管153，具有与上述差动放大级的上述第1输出3和上述第2输出4分别连接的第2端子(漏极)和第1端子(源极)，并具有接受第4偏电压BN2的控制端子(栅极端子)。
[0295] 在图9中，除了放大加速电路10和电容连接控制电路20以外，与图18相同，对相同的元件标以相同的参照标号。差动放大级50的动作，与在图18的差动放大级中说明的内容相同。若特别进行补充，将电容C1的第2端子连接切换的差动放大级50的节点7，成为Nch差动对111、112的输出对和晶体管对131、132的一连接点(晶体管112、132的共同漏极)，进而还与在栅极接受偏电压BP1的晶体管134的源极连接。
[0296] 在图9中，Pch晶体管131、132、133、134构成低电压共源共栅电流镜，Nch晶体管141、142、143、144也构成低电压共源共栅电流镜。
[0297] 与图18的相关技术的节点7同样，图9的节点7的动作点也总是保持在比电源E1稍低的电压附近。将电容C2的第2端子连接切换的差动放大级50的节点8，成为Pch差动对121、122的输出对和晶体管对141、142的一连接点(晶体管122、142的共同漏极)，进而，还与在栅极接受偏电压BN1的晶体管144的源极连接。
[0298] 与图18的节点8同样，图9的节点8的动作点也总是保持在比电源E2稍高的电压附近。节点7、8的电压变化较小，因此可以将电容连接控制电路20的电压供给端子NE1、NE2的电压设定为节点7、8的动作点电压附近的恒定电压。电压供给端子NE1、NE2也可以分别为电源E1、E2。
[0299] 并且，将电容C1、C2的第2端子从电压供给端子NE1、NE2切换连接到节点7、8时，基本不产生电容C1、C2的第2端子的电压变动。因此，即使在电容C1、C2的第2端子的连接切换时，也能实现输出端子2的迅速的驱动。
[0300] 另一方面，连接输出级晶体管101的栅极的差动放大级50的节点3，成为晶体管134的漏极和浮游电流源152、153的连接点，通过晶体管134与节点7分离。此外，连接输出级晶体管102的栅极的差动放大级50的节点4，成为晶体管144的漏极和浮游电流源152、
153的连接点，通过晶体管144与节点8分离。
153的连接点，通过晶体管144与节点8分离。
[0301] 因此，在节点7、8根据输入电压VI的变化而大幅变动的情况下、输出电压VO大幅变动的情况下，不产生电容C1、C2的电容性耦合。
[0302] 为了使本实施例的作用效果更为明确，以下说明对比构成(比较例)的动作。
[0303] 作为与本实施例的比较例(未图示)，相对于图18的相关技术的构成，对仅应用了图1的放大加速电路10的情况进行说明(另外省略了附图)。
[0304] 使电容C1、C2分别固定连接在输出端子2和节点7、8之间。例如，输入电压VI相对于输出电压VO向电源E1(高位电源)侧大幅变化时，放大加速电路10动作，输出晶体管101的栅极(节点3)向电源E2侧变化，输出端子2的输出电压VO急速向电源E1(高电位)侧变化。
[0305] 此时，连接电容C1、C2的第2端子的节点7、8，通过电容C1、C2的电容性耦合，而分别稍向电源E1侧变动。
[0306] 从而，晶体管134的漏极电流增加，产生升高节点3的电位的作用，妨碍放大加速电路10的动作。另一方面，晶体管144的漏极电流减少，产生升高节点4的电位的作用，输出级晶体管102的栅极/源极间电压增大，在输出级晶体管101、102中产生贯通电流。
[0307] 因此，对于图18的相关技术的电路构成仅应用放大加速电路10，无法实现本发明的作用效果。
[0308] 接下来对如下情况进行说明：作为与本发明的比较例(未图示)，对图17的相关技术的构成应用图1的放大加速电路10，对图17的开关20、21、22、23进行与本实施方式的电容连接控制电路20中的开关SW22、SW21、SW24、SW23分别相同的控制。
[0309] 图17的相关技术的电容31的第2端子，在电源VDD和输出级晶体管14的栅极之间切换连接，电容32的第2端子在GND和输出级晶体管15的栅极之间切换连接。
[0310] 另外，本实施例中的电压供给端子NE1、NE2分别对应于图17的电源VDD、接地(GND)。
[0311] 在该比较例中，例如，输入电压VI相对于输出电压VO向电源VDD侧大幅变化时，放大加速电路10动作，输出级晶体管14的栅极向GND侧变化，输出端子电压急速上升。
[0312] 此时，电容31、32的第2端子分别向电源VDD、GND连接，根据输出端子电压的变化还进行电容31、32的充放电。输出端子电压接近输入端子电压时，放大加速电路10自动停止，通过差动输入级的作用，控制输出级晶体管14、15的栅极电压。
[0313] 驱动配线负荷时，通过向配线负荷内部的电荷传播，即使输出端子电压接近输入端子电压，也向配线负荷供给足够的电流，因此输出级晶体管14的栅极向GND侧变动，输出端子被持续充电。此时，输出级晶体管14的栅极电压并不恒定，而是根据配线负荷的电阻值、电容值及配线负荷的驱动状态而不同。
[0314] 在此，电容31、32的第2端子与输出级晶体管14、15的栅极连接时，产生输出级晶体管14的栅极电压通过电容31的电容性耦合而向电源VDD侧升高的作用，妨碍输出级晶体管14的充电动作，結果，配线负荷的驱动速度降低。
[0315] 从而，在对于在输出级晶体管的栅极/漏极(输出端子)间连接电容的差动放大器(图17等)应用本发明的放大加速电路10、并进行与电容连接控制电路20同样的开关控制的构成中，存在电容的第2端子的电压在连接切换前后大为不同的情况，因此产生妨碍连接切换后的差动放大动作的作用，无法获得本发明的作用效果。
[0316] 接下来对将图18的差动放大级应用于图3的差动放大级50的输出电路进行说明。该输出电路成为在图9的输出端子2和配线负荷之间连接有输出开关SW9的构成(未图示)。该输出电路的动作如图3～图5中说明的那样。
[0317] 尤其是，图5的开关控制下的图3的输出电路，在输出开关SW9断开的期间，可以通过放大加速电路10使输出端子2的电压变化到输出电压VO的最终到达电压，通过电容连接控制电路20使电容C1、C2基本完成与输出电压VO的最终到达电压对应的充放电。
[0318] 在将图18的差动放大级应用于图3的差动放大级50的输出电路中，对输出开关SW9从断开成为接通时的动作进行补充说明。
[0319] 参照图5的期间T2，在期间T2开始时输出开关SW9从断开变为接通，输出端子2的输出电压VO经由输出开关SW9向配线负荷传播电荷，因此电压稍有降低。
[0320] 此时，电容C1、C2的第2端子分别与节点7、8连接，通过输出电压VO的电压变化，电容C1、C2产生小规模的电容性耦合，节点7、8稍向电源E2侧变动。
[0321] 从而，晶体管134的漏极电流稍有减少，晶体管144的漏极电流稍有增加，因此输出级晶体管101、102的栅极(节点3、4)受到向电源E2侧变化的作用，产生使在期间T2中输出开关SW9刚接通后暂时降低了的输出电压VO恢复的作用。因此，通过来自差动放大级50的电流源113、114的电流补充的电荷量较小，即使差动放大级50的差动对的驱动电流较小，对驱动速度的影响也小。
[0322] 即，越是使电容C1、C2的充放电接近到与输出电压VO的最终到达电压对应的位置，越能将输出端子2高速驱动到最终到达电压，还可以抑制差动放大级50的差动对的驱动电流。
[0323] 另外，差动放大级50的电流源113、123也可以由Nch及Pch晶体管构成，源极端子分别与电源E4、E3连接，在栅极端子施加预定的偏电压。电源E3、E4可以分别与电源E1、E2相同。
[0324] 此外，不限于图1、图3，对于图6～图8的差动放大级50也可以应用图18的相关技术的差动放大级的构成。
[0325] ＜实施例2＞
[0326] 图10是表示本发明的第2实施例的构成的图。参照图10，差动放大级50构成为，从图9的差动放大级50删除晶体管133、143，在晶体管131的漏极端子和差动晶体管111的连接点N2，连接晶体管131的栅极端子和电流源151的一端，在晶体管1431的漏极端子和差动晶体管121的连接点N4，连接晶体管141的栅极端子和电流源151的另一端。通过晶体管133、143的删除可以削减输出电路的面积。
[0327] 图10所示的差动放大级50可以替换图1、图3、图6～图8的各实施方式的输出电路的差动放大级50。
[0328] ＜实施例3＞
[0329] 接下来说明本发明的第3实施例。图19是表示本发明的第3实施例的构成的图。在本实施例中，图19的差动放大级50，在图9中删除了Pch差动晶体管对122、121和电流源123。此外，图19的电容连接控制电路20，删除了图9中的电容C2、电压供给端子NE2及开关SW23、SW24。如本实施例这样，即使在差动放大级50的差动晶体管对仅由一种导电型构成的情况下，也可以作为差动放大器动作。
[0330] 以下参照图19对本实施例的差动放大级50的动作进行说明。另外，设输出稳定状态下的电流源113的电流为I1、浮游电流源151的电流为I3、浮游电流源152、153的合计电流为I4。
[0331] 例如输入端子1的输入电压VI相对于输出端子2的输出电压VO向电源E1(高电位)侧大幅变化时，Nch差动对的晶体管111、112分别断开、接通，电流源113的电流I1在接通状态的晶体管112中流动。
[0332] 在此，在晶体管131中仅有电流源151的电流I3流动，电流I3的镜像电流在晶体管132中流动。此时，在晶体管132中流动的电流的值比输出稳定状态时小，在晶体管112中流动的电流的值比输出稳定状态时大。
[0333] 因此，晶体管132、134的连接点(N1：节点7)的电压稍稍降低，晶体管134的栅极/源极间电压(绝对值)变小，晶体管134的漏极电流减少。
[0334] 另一方面，在晶体管141中流动来自联络电路60L的电流源151的电流I3，其镜像电流在晶体管142中流动。此时，在晶体管142中流动的电流的值与输出稳定状态时基本同等。
[0335] 在此，分别连接输出级晶体管101、102的栅极的节点3、4的电压，根据在晶体管134、144中流动的电流的值的差而变化。
[0336] 在晶体管134中流动的电流减少时，节点3、4的电压向电源E2(低电位)侧变化，利用输出级晶体管101的从电源E1向输出端子2的充电电流的电流值增加，利用输出级晶体管102的从输出端子2向电源E2的放电电流的电流值减少。从而输出端子2的输出电压VO上升，输出电压VO到达输入电压VI时成为输出稳定状态。
[0337] 另外，在图19的电容连接控制电路20中，开关SW21、SW22分别断开、接通，电容C1连接在节点7和输出端子2之间时，输出端子2的输出电压VO，在Nch差动晶体管对112、111的一方接通、另一方断开而动作的期间，以一定的转换速率变化。此时的输出电压VO的转换速率，与相关技术(图18)的说明的关于转换速率的上式(3)中使I2、C2分别为零的下式(4)等效。
[0338] dVO/dt≈I1/C1…(4)
[0339] 接下来对图19的实施例3的差动放大级50和图9的实施例1的差动放大级50的动作范围进行比较。
[0340] 在图9的实施例1中，电流源113及123分别由Nch晶体管及Pch晶体管构成，其源极端子分别与电源E4、E3连接，在栅极端子施加预定的偏电压。
[0341] 图19的实施例3的差动放大级50仅包括Nch差动晶体管对112、111，因此在从电源E4到Nch晶体管111、112的阈值电压的电压范围内不动作。
[0342] 另一方面，图9的实施例1的差动放大级50，包括Nch差动晶体管对112、111和Pch差动晶体管对122、121双方。因此，即使在电源E4附近Nch差动晶体管对112、111的动作停止，也可以通过Pch差动晶体管对122、121的动作而作为差动放大器动作。此外，即使在电源E3附近Pch差动晶体管对122、121的动作停止，也可以通过Nch差动晶体管对112、111的动作而作为差动放大器动作。
[0343] 图19和图9的差动放大级50的动作范围，在电源电压相同的情况下(例如E3和E1相同、E4和E2相同)，图19的动作范围比图9的动作范围窄。
[0344] 然而，在图19的实施例3的差动放大级50的电源E4可以比电源E2低的情况下，能够具有与图9的输出电路相同的输出电压范围(电源E1到电源E2的电压范围)。
[0345] 在图19的实施例3中，差动放大级50及电容连接控制电路20，可以替换图1、图3、图6～图8的各实施方式的输出电路的差动放大级50及电容连接控制电路20。可以通过在各实施方式中说明的放大加速电路10及电容连接控制电路20的动作，进行配线负荷的高速驱动。
[0346] 另外，替代图19的实施例3的差动放大级50的Nch差动晶体管对112、111和电流源113，而仅包括Pch差动晶体管对122、121和电流源123的构成也同样。
[0347] ＜实施例4＞
[0348] 接下来说明本发明的第4实施例。图20是表示本发明的第4实施例的构成的图。在本实施例中，图20的差动放大级50与图19相同。图20的电容连接控制电路20仅由电容C2、电压供给端子NE2、开关SW23、SW24构成。
[0349] 在图20的电容连接控制电路20中，开关SW23、SW23断开、接通，电容C2连接在节点8和输出端子2之间时，输出电压VO，在差动晶体管对112、111的一个晶体管接通、另一个晶体管断开而动作的期间，以一定的转换速率变化。此时的输出电压VO的转换速率，与在相关技术(图18)的说明的关于转换速率的(3)式中使I2、C1分别为零的下式(5)等效。
[0350] dVO/dt≈I1/C2…(5)
[0351] 在图20的差动放大级50的电源E3可以比电源E1高的情况下，可以具有与图9的输出电路相同的输出电压范围(从电源E1到电源E2的电压范围)。
[0352] 图20的差动放大级50及电容连接控制电路20，可以替换图1、图3、图6～图8的各实施方式的输出电路的差动放大级50及电容连接控制电路20。可以通过在各实施方式说明的放大加速电路10及电容连接控制电路20的动作，进行配线负荷的高速驱动。
[0353] ＜实施例5＞
[0354] 接下来说明本发明的第5实施例。图11是表示本发明的第5实施例的构成的图。在本实施例中，图11的差动放大级50为具有多个图9中同一导电型的差动晶体管对的内插差动放大器。在图11中作为代表例示出了分别具有两个Nch、Pch差动对的构成。参照图11，包括：由电流源113驱动、将VI、VO差动输入的Nch差动晶体管对112、111；和由电流源116驱动、将VIA、VO差动输入的Nch差动晶体管对115、114。Nch晶体管111、114的漏极与Pch晶体管131的漏极连接，Nch晶体管112、115的漏极与Pch晶体管132的漏极(节点7)连接。并包括：由电流源123驱动、将VI、VO差动输入的Pch差动晶体管对122、
121；和由电流源126驱动、将VIA、VO差动输入的Pch差动晶体管对125、124。Pch晶体管
121、124的漏极与Nch晶体管141的漏极连接，Pch晶体管122、125的漏极与Nch晶体管
142的漏极(节点8)连接。
121；和由电流源126驱动、将VIA、VO差动输入的Pch差动晶体管对125、124。Pch晶体管
121、124的漏极与Nch晶体管141的漏极连接，Pch晶体管122、125的漏极与Nch晶体管
142的漏极(节点8)连接。
[0355] 在构成同极性的两个差动对的对的晶体管彼此的尺寸相等、且对其分别驱动的电流源的电流值相等的情况下，输出端子2的输出电压VO成为对两个输入电压VI、VIA进行1对1内插的电压(VO＝(VI+VIA)/2)。
[0356] 放大加速电路10的输入与多个差动对的输入的一个(图11中输入端子1)连接。放大加速电路10在输入电压VI及VIA大幅变化时，使输出电压VO朝向输入端子1的输入电压VI附近急速变化。两个输入电压VI、VIA若为比较接近电压，则输入电压VI和输出电压VO的最终到达电压也为接近的电压，因此能够与图9同样地实现输出电压VO向最终到达电压的高速驱动。
[0357] 图11的差动放大级50可以替换图1、图3、图6～图8的各实施方式的输出电路的差动放大级50。
[0358] ＜实施例6＞
[0359] 接下来说明本发明的第6实施例。图12是表示本发明的第6实施例的构成的图。本实施例对放大加速电路10的构成进行了变形。可以替代图1等所示的实施方式的放大加速电路10的开关SW1、SW2，而包括：晶体管103、104的共同栅极和输出端子2之间的开关SW31；以及在SW31接通而使晶体管103、104为非激活时，使输入端子1和输出端子2之间不导通地切断的开关SW32。
[0360] 在图12中，开关SW31进行与图1的开关SW1、SW2的接通、断开(图2)相反的控制(图1的开关SW1、SW2接通时，开关SW31断开)。开关SW32进行与图1的SW1、SW2的接通、断开相同的控制(图1的开关SW1、SW2接通时，开关SW32接通)。
[0361] 开关SW32也可以连接在输出级晶体管103、104的共同漏极和输出端子2之间(未图示)。
[0362] 另外，在图12的构成中，根据输入电压VI的电压范围，需要使开关SW31、SW32为CMOS开关(Pch晶体管和Nch晶体管的互补型开关)。
[0363] ＜实施例7＞
[0364] 接下来说明本发明的第5实施例。图13是表示本发明的第7实施例的构成的图，是表示放大加速电路10的其他变形例的图。图13所示的电路构成，也可以使用与图16的相关技术的控制电路90相同的构成。
[0365] ＜实施例8＞
[0366] 接下来说明本发明的第8实施例。图14是表示本发明的第8实施例的显示装置的数据驱动器的构成的主要部分的图。参照图14，该数据驱动器包括参照电压产生电路804、解码器电路组805、输出电路组806、锁存地址选择器801、锁存器组802和电平移动器组803。输出电路组806可以使用参照图1、图3、图6～图11、图19、图20而说明的各实施方式、实施例的输出电路。与输出数对应而具有多个输出电路。
[0367] 锁存地址选择器801根据时钟信号CLK，确定数据锁存器的时序。锁存器组802根据由锁存地址选择器801确定的时序，锁存影像数字数据，根据STB信号(选通信号)而基本一齐地经由电平移动器组803向解码器电路组805输出数字数据信号。解码器电路组805按照各输出，对应于输入的数字数据信号，从由参照电压产生电路804生成的参照电压组选择预定个。输出电路组806，按照各输出，输入由解码器电路组805的对应的解码器选择的预定个的参照电压，并将与该电压对应的输出电压放大输出。输出电路组806的输出端子组与显示装置的数据线连接。锁存地址选择器801及锁存器组802为逻辑电路，一般由低电压(例如0V～3.3V)构成，供给对应的电源电压。电平移动器组803、解码器电路组
805及输出电路组806，一般由驱动显示元件所需的高电压(例如0V～18V)构成，供给对应的电源电压。
805及输出电路组806，一般由驱动显示元件所需的高电压(例如0V～18V)构成，供给对应的电源电压。
[0368] 另外，参照电压产生电路804一般使用如下的构成：通过在两端供给电源的串联方式的多个电阻元件产生的电阻分割而生成参照电压，从多个电阻元件的各连接节点输出参照电压组。与解码器电路组805的各输出对应的解码器经常使用通过数字数据信号的各位信号顺次选择两个参照电压的一个的锦标赛型(tournament type)构成或与之类似的构成等。
[0369] 因此，向输出电路组806的各输出电路供给电压的参照电压产生电路804及与各输出对应的解码器的阻抗比较高，输出电路组806的各输出电路高速驱动数据线，因此需要为输入电容足够小的构成。
[0370] 参照图1、图3、图6～图11、图19、图20而说明的各实施方式、实施例的输出电路，为输入电容足够小的构成，为适于作为输出电路组806的各输出电路的构成。
[0371] 根据本实施例，能够实现在低耗电下可以高速驱动的数据驱动器、显示装置。
[0372] 另外，在本说明书中援引了上述专利文献的公开。可以在本发明的所有记载(包括权利要求)的框架内，进一步根据其基本的技术思想来进行实施方式或实施例的变更/调整。此外，可以在本发明的权利要求的框架内进行各种公开要素的多种组合或选择。即，本发明包括能够由本领域技术人员按照包含权利要求书的所有公开、技术思想而得到的各种变形、修正。