限幅器以及采用限幅器的半导体器件

摘要

本发明涉及限幅器以及采用限幅器的半导体器件。本发明的限幅器采用包括浮栅的堆叠栅薄膜晶体管(TFT)作为二极管。当采用包括浮栅的TFT时，即使在存在TFT阈值电压Vth的变化的情况下，借助于控制聚集在浮栅中的电荷量，也可以控制阈值电压Vth。

权利要求

1.一种半导体器件，包含：集成电路；以及

连接到集成电路的天线，

其中：

集成电路包括限幅器、用来控制限幅器的极限电压的脉冲发生电路、以及用来向脉冲发生电路供应电源电压的升压电路；

所述限幅器包括晶体管；

晶体管的浮栅和控制栅彼此重叠，其间插入有绝缘膜；

浮栅是电浮动的并且被配置成聚集电荷；

晶体管的控制栅被连接到脉冲发生电路；

晶体管的漏极被连接到脉冲发生电路；且漏极被连接到限幅器的输入端子和限幅器的输出端子。

2.根据权利要求1所述的半导体器件，其中晶体管是薄膜晶体管。

3.根据权利要求1所述的半导体器件，还包含衬底和覆盖材料，其中覆盖材料与衬底重叠以便覆盖集成电路和天线。

4.根据权利要求1所述的半导体器件，还包括被配置成引入层的衬底、第一覆盖材料和第二覆盖材料，其中集成电路和天线在衬底上形成，以及其中衬底被夹在第一覆盖材料和第二覆盖材料之间。

5.根据权利要求1所述的半导体器件，其中极限电压依赖于晶体管的正向电压降。

6.根据权利要求1所述的半导体器件，其中在浮栅中聚集的电荷量通过施加到控制栅的栅极电压和施加到晶体管的源极的源极电压来进行调节。

7.根据权利要求1所述的半导体器件，其中绝缘侧壁与浮栅的侧壁接触。

说明书

限幅器以及采用限幅器的半导体器件

[0001] 本申请是申请日为2005年4月6日、申请号为200580012273.7、发明名称为“限幅器以及采用限幅器的半导体器件”的专利申请的分案申请。

技术领域

[0002] 本发明涉及用半导体薄膜制作的限幅器。更确切地说，本发明涉及到采用限幅器的能够进行无线通信的半导体器件。

背景技术

[0003] 能够进行无线数据通信的诸如ID芯片或IC卡之类的半导体器件，已经在各种领域内得到了实际使用，且作为一种新的通信信息终端而有望进一步扩展其市场。ID芯片也被称为无线标签、RFID(射频识别)标签、或IC标签。目前被实际使用的ID芯片和IC卡各具有天线和利用半导体衬底制作的集成电路。

[0004] ID芯片或IC卡能够经由无线电波而与读出器/写入器进行通信。具体地说，集成电路利用从读出器/写入器发射的无线电波在天线中产生的AC电压而工作，且从集成电路输出的信号被用于天线的负载调制，信号从而能够被发射到读出器/写入器。

发明内容

[0005] 从读出器/写入器发射的无线电波的强度取决于标准；因此，ID芯片或IC卡的天线中产生的AC电压幅度通常都在预定的范围内。但若ID芯片或IC卡被暴露于由例如来自外部电子装置的不希望有的辐射所造成的超过此标准的大幅度无线电波，则在天线中就出现超过预定范围的过量AC电压。当集成电路的半导体元件中流动的电流随着这一过量AC电压而急剧增大时，集成电路就可能由于介质击穿而被损坏。

[0006] 特别是近年来，半导体元件的承受电压由于其小型化而趋向于减小。因此，配备有过流保护电路的ID芯片或IC卡，对于改善其可靠性是极为有效的。限幅器是一种幅度限制器，它将输出电压保持为不超过预定的电压(极限电压)，而不管输入电压如何，这是一种用于上述过流保护的电路。

[0007] 图20A是电路图，示出了限幅器的一般例子。附图标记1901表示电阻器，1902表示其栅极(G)和漏极(D)彼此连接的(连接成二极管的)晶体管。来自输入端子的电压Vin被馈送到电阻器1901的两个端子中的第一端子。晶体管1902的栅极和漏极被连接到电阻器1901的第二端子，晶体管的源极(S)被馈以诸如地(GND)之类的恒定电压。电阻器1901第二端子处的电压对应于限幅器输出端子处的电压Vout。

[0008] 根据上述结构，即使过量的电压Vin从输入端子被输入，正向偏置电流也在晶体管1902中流动，输出端子处的电压Vout从而能够被保持为不大于极限电压。但由于此极限电压依赖于连接成二极管的晶体管的特性，故难以精确地控制此极限电压。

[0009] 图20B示出了晶体管1902的漏极-源极电压Vds与漏极电流Id之间的关系。正向电压降Vf依赖于晶体管1902的阈值电压Vth。在图20A所示限幅器的情况下，极限电压等于正向电压降Vf，因此，阈值电压Vth的变化对极限电压的变化有直接的影响。

[0010] 因此，当晶体管1902的特性变化时，就难以精确地控制限幅器输出端子处的电压Vout，集成电路就无法按所希望的规格工作，集成电路甚至可能由于介质击穿而被损坏。

[0011] 而且，与玻璃衬底等相比，用来形成集成电路的半导体衬底价格更昂贵、适应性较差、机械强度较低。借助于减小集成电路本身的面积，机械强度能够被提高一定程度。但在这种情况下，难以保持电路的规模，ID芯片或IC卡的用途因而受到限制。因此，若重点是保持集成电路的电路规模，则集成电路的面积不能减小太多，这就限制了机械强度的提高。

[0012] 考虑到上述情况，本发明提供了一种能够精确地控制极限电压的限幅器。本发明还提供了一种能够精确地控制极限电压的半导体器件。而且，本发明提供了一种采用此限幅器的半导体器件，其中，能够在保持电路规模的情况下提高集成电路的机械强度。本发明还提供了一种价廉的半导体器件。

[0013] 本发明的限幅器的特征在于采用具有浮栅的叠层栅晶体管作为二极管。

[0014] 更具体地说，本发明的限幅器的特征在于具有：包括一对掺杂区的半导体；形成在半导体上的第一绝缘膜；第一电极(浮栅)，此第一电极(浮栅)形成于夹在一对半导体掺杂区之间的区域上、以第一绝缘膜(第一栅绝缘膜)插入其间；形成在第一电极上的第二绝缘膜(第二栅绝缘膜)；以及形成在第一电极上的第二电极(控制栅)、以第二绝缘膜插入其间。本发明的限幅器的特征还在于一对掺杂区之一被电连接到第二电极。

[0015] 根据具有浮栅的晶体管，借助于控制积累在浮栅中的电荷量，能够修正晶体管的阈值电压Vth的变化。

[0016] 诸如ID芯片或IC卡之类的本发明的半导体器件，其特征在于具有配备有上述限幅器的集成电路。若薄膜晶体管(TFT)被用作晶体管，则集成电路以及限幅器中的电路也由利用半导体薄膜形成的半导体元件制造。

[0017] 除了集成电路之外，本发明的半导体器件还可以包括天线。此集成电路利用天线中产生的AC电压来工作，并借助于对天线中感应的AC电压进行调制而将信号发射到读出器/写入器。此天线和集成电路可以被制作在同一个衬底上，或天线可以与集成电路分别制作，然后对其进行连接。这种天线与集成电路被制作在同一个衬底上的ID芯片也被称为无线芯片。

[0018] 此集成电路可以被直接形成在衬底上，或可以在制作于衬底上之后被固定到另一衬底。优选利用选自下列各种方法的一种方法来将集成电路固定到另一衬底，诸如：其中金属氧化物被形成在高度抗热衬底与集成电路之间，并利用晶化来弱化此金属氧化物，以便将集成电路从衬底取下，然后将其固定到另一衬底的方法；其中在高度抗热衬底与集成电路之间形成剥离层，并利用激光辐照或蚀刻来清除此剥离层，以便将集成电路从衬底取下，然后将其固定到另一衬底的方法；以及其中其上形成集成电路的高度抗热的衬底被机械地清除，或者利用溶液或气体进行蚀刻而从衬底取下此集成电路，再将其固定到另一衬底的方法。

[0019] 作为变通，借助于彼此固定分别制作的集成电路，这些集成电路可以被堆叠，从而提高电路规模和存储容量。由于与制作在半导体衬底上的集成电路相比，采用半导体薄膜的集成电路的厚度被显著地减小，故可以堆叠多个集成电路，同时在一定程度上保持这些集成电路的机械强度。利用诸如倒装芯片键合、TAB(带自动键合)、以及金属丝键合之类的已知方法，堆叠的各个集成电路可以被彼此连接。

[0020] 本发明还包括采用上述ID芯片的包装材料、标签、证书、票据、以及证卷。本发明中的包装材料相当于诸如塑料包装、塑料瓶、托盘、以及封壳之类的用来包装物件的可成形或已成形的支持物。本发明中的标签相当于诸如发货标签、价格标签、以及名称标签之类的贴到物件上的具有物件数据的标签。本发明中的证书相当于诸如户口簿、驾照、护照、执照、身份证、会员证、信用卡、现金卡、预付卡、病历卡、以及月票之类的证明真实情况的文件。本发明中的证卷相当于诸如交易票据、支票、收据、提货单、仓库收据、股票、债卷、赠予证明、以及抵押证明之类的证明私有财产权利的证书。

[0021] 根据本发明的限幅器，优选利用具有浮栅的晶体管作为二极管，借助于修正晶体管阈值电压的变化，并最终修正正向电压降Vf的变化，来精确地控制极限电压。特别是在采用TFT的情况下，能够制作半导体器件而不采用昂贵的半导体衬底，虽然TFT特性的变化大于制作在半导体衬底上的晶体管的特性变化。然而，根据本发明的限幅器，即使采用由价廉衬底制作的TFT也能精确地控制极限电压，故这是优选的。

[0022] 在诸如ID芯片或IC卡之类的本发明的半导体器件中，上述限幅器被提供在集成电路中，因而可以得到精确的极限电压。于是，集成电路以所希望的规格工作，从而可以防止由于介质击穿而被损坏。而且，当集成电路以及限幅器中的电路也由用半导体薄膜制作的半导体元件构成时，即，可以利用价廉的衬底来制作半导体器件。因此，半导体器件的成本可以被降低。

[0023] 若利用由半导体薄膜形成的半导体元件来制造集成电路，则希望利用柔性衬底来得到提高了的机械强度，而无须使集成电路的面积小如采用半导体衬底的集成电路。结果，集成电路的机械强度可以被提高，同时保持电路规模，导致诸如ID芯片或IC卡之类的半导体器件的用途范围更为广阔。

附图说明

[0024] 图1A是本发明限幅器的电路图，而图1B示出了晶体管102的漏极-源极电压Vds与漏极电流Id之间的关系。

[0025] 图2A-2C参照图102的电路图示出了栅极电压与电荷量之间的关系。

[0026] 图3A是本发明的ID芯片的透视图，而图3B是本发明的IC卡的透视图。

[0027] 图4A和4B是方框图，示出了本发明的半导体器件的功能结构。

[0028] 图5A-5C是本发明的限幅器的电路图。

[0029] 图6A和6B是本发明的限幅器的电路图。

[0030] 图7是本发明的限幅器的电路图。

[0031] 图8是包括在本发明的半导体器件中的限幅器、脉冲发生电路、以及升压电路的方框图。

[0032] 图9A-9E示出了本发明的半导体器件的制造方法。

[0033] 图10A-10E示出了本发明的半导体器件的制造方法。

[0034] 图11A-11E示出了本发明的半导体器件的制造方法。

[0035] 图12A-12C示出了本发明的半导体器件的制造方法。

[0036] 图13A和13B示出了本发明的半导体器件的制造方法。

[0037] 图14示出了本发明的半导体器件的制造方法。

[0038] 图15A和15B是本发明的半导体器件的剖面图。

[0039] 图16A和16B是本发明的半导体器件的剖面图。

[0040] 图17A-17D示出了采用大衬底的多个本发明半导体器件的制造方法。

[0041] 图18A-18C示出了本发明的ID芯片的各种用途。

[0042] 图19A和19B示出了本发明的ID芯片的各种用途。

[0043] 图20A是常规限幅器的电路图，而图20B示出了晶体管1902的漏极-源极电压Vds与漏极电流Id之间的关系。

[0044] 图21是流程图，示出了修正和读出极限电压的工作过程。

[0045] 附图标记说明

[0046] 101电阻器，102晶体管，103曲线，104曲线，201集成电路，202天线，203衬底，204覆盖材料，205集成电路，206天线，207覆盖材料，208衬底，301集成电路，302天线，303整流电路，304时钟发生电路，305解调电路，306调制电路，307限幅器，308逻辑电路部分，401电阻器，402晶体管，403晶体管，411电阻器，412晶体管，413晶体管，421电阻器，422晶体管，423晶体管，431电阻器，432晶体管，433电阻器，441电阻器，442晶体管，443二极管，444二极管，451电阻器，452晶体管，453运算放大器，460限幅器，463脉冲发生电路，464升压电路，465电阻器，466晶体管，467晶体管，500衬底，501剥离层，502基底膜，503半导体膜，504半导体膜，505半导体膜，506半导体膜，507栅绝缘膜，508导电膜，509栅绝缘膜，
510掩模，511导电膜，512掩模，513电极，514电极，515电极，516电极，517电极，518电极，
520掩模，521低浓度杂质区，523掩模，524高浓度杂质区，530绝缘膜，531侧壁，533侧壁，
534掩模，536高浓度杂质区，537高浓度杂质区，540N沟道TFT，541P沟道TFT，542N沟道TFT，543层间绝缘膜，544层间绝缘膜，545布线，547布线，549布线，550布线，552层间绝缘膜，553天线，555保护层，556沟槽，558粘合剂，559衬底，560粘合剂，561覆盖材料，601集成电路，602天线，603衬底，604粘合剂，605覆盖材料，606粘合剂，607 ID芯片，1201 TFT，
1202布线，1203粘合剂，1204层间绝缘膜，1205覆盖材料，1206导电材料，1207天线，1210衬底，1211 TFT，1214基底膜，1301支票，1302 ID芯片，1303 ID芯片，1304护照，1305ID芯片，1306礼券，1307 ID芯片，1308封装材料，1309盒装午餐，1310标签，1311 ID芯片，1312物件，1401 TFT，1402半导体膜，1403栅绝缘膜，1404电极，1405栅绝缘膜，1406电极，1407层间绝缘膜，1408层间绝缘膜，1409布线，1410天线，1421 TFT，1422半导体膜，1423栅绝缘膜，1424电极，1425栅绝缘膜，1426电极，1430天线，1901电阻器，1902晶体管。

具体实施方式

[0047] 虽然将参照附图用实施方案模式的方式来充分地描述本发明，但要理解的是，对于本技术领域的熟练人员来说，各种改变和修正是显而易见的。因此，除非这种改变和修正偏离了以下所定义的本发明的范围，否则就应该认为是包括在其中。

[0048] 图1A是电路图，示出了本发明限幅器的一个例子，此限幅器限制了来自输入端子的电压Vin的最大值。附图标记101表示电阻器，附图标记102表示连接成二极管的晶体管。用于本发明的晶体管102具有浮栅(FG)和控制栅(CG)两个栅极，而连接成二极管的晶体管意味着其控制栅极与漏极被彼此连接的晶体管。

[0049] 来自输入端子的电压Vin被馈送到电阻器101的两个端子中的第一端子。电阻器101的第二端子被连接到晶体管102的源极或漏极。具体地说，由于晶体管102在图1A中是N沟道晶体管，故其控制栅极和漏极被连接到电阻器101的第二端子，且晶体管102的源极(S)被馈以诸如地(GND)之类的恒定电压。另一方面，若晶体管102是P沟道晶体管，则其源极被连接到电阻器101的第二端子，且晶体管102的控制栅极和漏极被馈以诸如地(GND)之类的恒定电压。电阻器101第二端子处的电压相当于限幅器输出端子处的电压Vout。

[0050] 根据上述结构，即使过量的电压Vin从输入端子输入，晶体管102形成的二极管的正向电压降也将输出端子处的电压Vout保持在不大于极限电压。此极限电压依赖于连接成二极管的晶体管102的正向电压降。

[0051] 本发明的限幅器并非必须包括电阻器101。在此情况下，来自输入端子的电压Vin被直接馈送到晶体管102的控制栅极和漏极，且晶体管102所下降的控制栅极-漏极电压被馈送到后级中的电路作为限幅器输出端子处的电压Vout。

[0052] 图1B示出了晶体管102的漏极-源极电压Vds与漏极电流Id之间的关系。在图1B中，曲线103示出了在其中没有电荷被聚集在浮栅中的初始状态中，电压Vds与漏极电流Id之间的关系。同时，曲线104示出了在修正之后的其中电荷被聚集在浮栅中的状态下，电压Vds与漏极电流Id之间的关系。注意，Vf1是晶体管102在初始状态中的正向电压降，而Vf2是晶体管102在修正之后的状态中的正向电压降。

[0053] 此正向电压降依赖于晶体管102的阈值电压Vth。根据本发明，晶体管102的阈值电压Vth由于电荷在浮栅中的聚集而偏移，正向电压降从而能够如曲线103和104所示从Vf1被提高到Vf2。根据本发明，正向电压降也能够由于电荷在浮栅中的聚集而被降低。

[0054] 聚集在浮栅中的电荷量能够被控制栅与源极之间的电压(栅极电压)控制。参照图2A-2C来描述栅极电压与电荷量之间的关系。

[0055] 图2A是晶体管102在阈值电压向正侧偏移情况下的电路图。电压Vcg相当于馈送到控制栅的电压，而Vs相当于馈送到源极的电压。在图2A中，电压Vcg与电压Vs之间存在一个电压差，此电压差足够大以使得由热电子注入或隧穿电流将负电荷聚集在浮栅中。假设负电荷能够在栅极电压Vwe下被热电子注入或隧穿电流聚集，则电压Vcg和电压Vs可以被设定成满足Vcg-Vs＝Vwe。在图2A中，例如电压Vcg为12V，电压Vs为0V。

[0056] 如图2A所示，负电荷被热电子注入或隧穿电流聚集在晶体管102的浮栅中，晶体管102的阈值电压从而能够向正侧偏移。

[0057] 若晶体管102的阈值电压在修正之前是未知的，或不能肯定被热电子注入或隧穿电流偏移了多少，则可以读出修正之后的阈值电压，以便确定此数值是否在预定的范围内。

[0058] 图2B是晶体管102在读出修正的阈值电压Vth或极限电压的情况下的电路图。在图2B中，电压Vcg与电压Vs之间的电压差在其中聚集在浮栅中的电荷量不改变的范围内变化。当Vcg-Vs等于修正的阈值电压或以上时，晶体管102导通。因此，借助于每当Vcs-Vs改变时测量晶体管102的漏极电流，就能够确定修正的阈值电压是否在预定的范围内。

[0059] 假设被隧穿电流聚集在浮栅中的负电荷能够在栅极电压Vwh下被拉出，则电压Vcg和电压Vs可以被具体地设定在满足Vwh＜(Vcg-Vs)＜Vwe的范围内。在图2B中，例如电压Vcg是0-8V，而电压Vs是0V。

[0060] 若修正的阈值电压处于较预定范围的更负侧，则借助于再次执行图2A所示的操作，阈值电压能够向正侧偏移成处于预定的范围内。另一方面，若修正的阈值电压处于较预定范围的更正侧，则借助于将被隧穿电流聚集在浮栅中的负电荷拉出，阈值电压能够向负侧偏移成处于预定的范围内。

[0061] 图2C是晶体管102在将阈值电压Vth向负侧修正的情况下的电路图。在图2C中，电压Vcg与电压Vs之间的电压差足够大以使得将被隧穿电流聚集在浮栅中的负电荷拉出。具体地说，电压Vcg和电压Vs可以被设定成满足Vcg-Vs＝Vwh。在图2C中，例如电压Vcg为-15V，而电压Vs为0V。

[0062] 如图2C所示，聚集在晶体管102的浮栅中的负电荷被拉出，以减少聚集在浮栅中的负电荷量，晶体管102的阈值电压从而能够向负侧偏移。

[0063] 在此实施方案模式中，若有需要，晶体管的阈值电压向正侧被偏移，然后向负侧被偏移。但本发明不局限于此。例如，如图2C所示，晶体管的阈值电压仅仅向负侧偏移。

[0064] 虽然图1A和1B以及图2A-2C中用作二极管的晶体管是N沟道晶体管，但本发明不局限于此。本发明的限幅器也可以采用P沟道晶体管作为二极管。但采用P沟道晶体管作为晶体管102的情况不同于采用N沟道晶体管的情况之处在于，当Vcg-Vs等于或小于修正的阈值电压时，晶体管102能够导通。

[0065] 在晶体管102的阈值电压如图2A-2C所示被修正的情况下，阈值电压的改变量依赖于修正的时间以及栅极电压。因此，借助于控制修正的时间以及栅极电压，晶体管102的阈值电压按需要进行修正。

[0066] 虽然在图1A和1B以及图2A-2C中的限幅器内仅仅提供了一个连接成二极管的晶体管，但本发明不局限于此。本发明的限幅器可以包括串联连接的多个连接成二极管的晶体管，连接在端部处的一个晶体管被连接到电阻器。在此情况下，极限电压等于每个晶体管正向电压降Vf的总和。

[0067] 可以借助于在半导体器件中提供连接到晶体管102的控制栅、源极、或漏极的连接端子，并控制此连接端子来自半导体器件外面的电压，来控制电压Vcg和电压Vs。或者，可以在半导体器件内部提供用来控制晶体管102的控制栅、源极、或漏极的电压的电路。

[0068] 图1A和1B以及图2A-2C所述的是本发明限幅器的例子，此限幅器限制了来自输入端子的电压Vin的最大值，但本发明不局限于此。本发明的限幅器还可以具有限制来自输入端子的电压Vin的最小值的功能。若N沟道晶体管被用于此情况，则其源极被连接到电阻器的第二端子，且其控制栅极和漏极被馈以诸如Vdd(Vdd＞GND)之类的恒定电压。同时，若P沟道晶体管被采用，则其控制栅极和漏极被连接到电阻器的第二端子，且其源极被馈以诸如Vdd之类的恒定电压。

[0069] 同样，在限制来自输入端子的电压Vin的最小值的限幅器的情况下，修正和读出操作中电压Vcg、Vs、Vwe、以及Vwh之间的关系可以相似于图2A-2C的情况被设定。

[0070] 可以在完成半导体器件之后来执行图2A-2C所示的修正和读出操作。图21是流程图，示出了修正和读出极限电压的操作过程。

[0071] 首先，在图21中，当半导体器件如2101所示被完成时，极限电压如2103所示被读出。若读出的极限电压在可允许的范围内，则半导体器件被确定是可接受的并被分类成2104所示的良好产品。同时，若读出的极限电压不在允许的范围内，则半导体器件被确定为有缺陷的产品，并如2105所示，借助于控制浮栅中的电荷量来修正极限电压。

[0072] 在修正极限电压之后，如2107所示读出极限电压，若读出的极限电压在可允许的范围内，则如2104所示，半导体器件被确定为可接受的并被分类成良好产品。同时，若读出的极限电压不在允许的范围内，则半导体器件被确定为有缺陷的产品。

[0073] 在确定为有缺陷的产品的半导体器件中，如2108所示，借助于控制浮栅中的电荷量，极限电压被再次修正。若即使在上述操作被重复之后，半导体器件仍然是有缺陷的产品，则如2109所示，此半导体器件被分类成次品。

[0074] 借助于重复这些操作，能够改善成品率。在图21中，如2105和2108所示，浮栅中的电荷量被控制两次。但也可以仅仅被控制一次或3次或更多次。

[0075] 接着描述的是上述限幅器被用于集成电路的本发明的半导体器件。

[0076] 图3A是透视图，示出了本发明半导体器件之一的ID芯片的一种模式。附图标记201表示集成电路，202表示连接到集成电路201的天线。附图标记203表示衬底，204表示覆盖材料。集成电路201和天线202被形成在衬底203上，且覆盖材料204重叠衬底203，以便覆盖集成电路201和天线202。并非必须使用覆盖材料204，但借助于用覆盖材料204覆盖集成电路201和天线202，能够提高ID芯片的机械强度。

[0077] 图3B是透视图，示出了本发明半导体器件之一的IC卡的一种模式。附图标记205表示集成电路，206表示连接到集成电路205的天线。附图标记208表示用作引入层的衬底，207和209表示覆盖材料。集成电路205和天线206被形成在衬底208上，且衬底208被夹在两个覆盖材料207和209之间。本发明的IC卡可以具有连接到集成电路205的显示器件。

[0078] 现在描述的是包括在本发明半导体器件中的集成电路的一种具体结构。图4A是方框图，示出了本发明半导体器件的功能结构的一种模式。

[0079] 在图4A中，附图标记301表示集成电路，302表示天线。集成电路301包括整流电路303、时钟发生电路304、调制电路306、解调电路305、限幅器307、以及逻辑电路部分308。逻辑电路部分308可以包括各种运算电路和存储器等。例如，SRAM、闪存、ROM、FeRAM(铁电RAM)等可以被用作存储器。

[0080] 作为无线电波从读出器/写入器发射的信号，在天线302中被电磁感应转换成AC电压。此AC电压在解调电路305中被解调，且产生的信号被输入到后级中的逻辑电路部分308。在整流电路303中，利用AC电压来产生电源电压。此电源电压在提供于整流电路303后级的限幅器307中被修正成不大于极限电压之后，被馈送到逻辑电路部分308。

[0081] 逻辑电路部分308利用来自解调电路305的信号以及馈自限幅器307的电源电压而工作。当逻辑电路部分308工作时，信号从逻辑电路部分308被发射到调制电路306。调制电路306能够根据来自逻辑电路部分308的信号来调制天线302的负载。读出器/写入器于是能够借助于接收作为无线电波的天线302的负载调制而接收来自逻辑电路部分308的信号。

[0082] 虽然在图4A中限幅器307被提供在整流电路303的后级中，但本发明不局限于此。限幅器307也可以被提供在整流电路的前级中。或者，限幅器307可以被提供在逻辑电路部分308内的时钟发生电路304的前级或后级中、调制电路306的前级或后级中、或解调电路305的前级或后级中等。

[0083] 图4B是方框图，示出了本发明的半导体器件在限幅器307被提供在整流电路303前级中的情况下的一种功能结构模式。图4B的各组成部分相同于图4A所示的组成部分，用相同的附图标记表示。在图4B的情况下，来自天线302的AC电压在限幅器307中被修正成不大于极限电压。然后，利用被修正成不大于极限电压的AC电压，在整流电路303中产生电源电压。

[0084] 利用电磁耦合方法、电磁感应方法、微波方法、或其它的发射方法，本发明的半导体器件能够发射信号。特别是在电磁耦合方法或电磁感应方法中，此半导体器件被暴露于大幅度的无线电波，过量的AC电压因而可能出现在天线中。同样，在微波方法或其它的发射方法中，可能在半导体器件的信号中产生噪声。本发明的限幅器是如此的有效，以致于能够防止在集成电路中产生由信号中过量AC电压或噪声所造成的介质击穿。

[0085] 在本实施方案模式中，天线具有圆形或螺旋形导线，但本发明不局限于此。作为变通，导电膜也可以被用作天线。

[0086] [实施方案1]

[0087] 本发明实施方案所述的是一种采用多个连接成二极管的晶体管的本发明的限幅器。

[0088] 图5A是本实施方案的限幅器的电路图。在图5A中，附图标记401表示电阻器，402和403表示连接成二极管的晶体管。晶体管402和403各具有浮栅(FG)和控制栅(CG)。虽然晶体管402和晶体管403在图5A中都是N沟道晶体管，但它们中的一个或二者也可以是P沟道晶体管。无论在哪种情况下，所有连接成二极管的晶体管都被串联连接，以便具有相同的正向电流方向。

[0089] 来自输入端子的电压Vin被馈送到电阻器401的两个端子中的第一端子。晶体管402和晶体管403被串联连接，以便具有相同的正向电流方向。具体地说，在图5A中，晶体管402的控制栅极和漏极(D)被连接到电阻器401的第二端子，晶体管403的控制栅极和漏极被连接到晶体管402的源极(S)，且晶体管403的源极被馈以诸如地(GND)之类的恒定电压。电阻器401第二端子处的电压相当于限幅器输出端子处的电压Vout。

[0090] 在多个连接成二极管的晶体管如图5A所示被串联连接的情况下，极限电压等于每个晶体管正向电压降Vf的总和。

[0091] 图5A所示的限幅器并非必须包括电阻器401。在此情况下，来自输入端子的电压Vin被直接馈送到晶体管402的控制栅极和漏极，且晶体管402所下降的控制栅极-漏极电压被馈送到后级中的电路作为限幅器输出端子处的电压Vout。

[0092] 图5B是不同于图5A所示的本实施方案的限幅器的电路图。在图5B中，附图标记411表示电阻器，412和413表示连接成二极管的晶体管。晶体管412没有浮栅，仅仅有栅极(G)。晶体管413具有浮栅(FG)和控制栅(CG)两个栅极。虽然图5B中的晶体管412和晶体管413都是N沟道晶体管，但它们中的一个或二者也可以是P沟道晶体管。无论在哪种情况下，所有连接成二极管的晶体管都被串联连接，以便具有相同的正向电流方向。

[0093] 来自输入端子的电压Vin被馈送到电阻器411的两个端子中的第一端子。晶体管412和晶体管413被串联连接，以便具有相同的正向电流方向。具体地说，在图5B中，晶体管412的栅极和漏极(D)被连接到电阻器411的第二端子，晶体管413的控制栅极和漏极被连接到晶体管412的源极(S)，且晶体管413的源极被馈以诸如地(GND)之类的恒定电压。电阻器411第二端子处的电压相当于限幅器输出端子处的电压Vout。

[0094] 由于相似于图5A所示的限幅器，图5B所示的限幅器包括串联连接的多个连接成二极管的晶体管，故极限电压等于每个晶体管的正向电压降Vf的总和。

[0095] 图5B所示的限幅器并非必须包括电阻器411。在此情况下，来自输入端子的电压Vin被直接馈送到晶体管412的栅极和漏极，且晶体管412所下降的栅极-漏极电压被馈送到后级中的电路作为限幅器输出端子处的电压Vout。

[0096] 图5C是不同于图5A和5B所示的本实施方案的限幅器的电路图。在图5C中，附图标记421表示电阻器，422和423表示连接成二极管的晶体管。晶体管422具有浮栅(FG)和控制栅(CG)两个栅极。晶体管423没有浮栅，仅仅有栅极(G)。虽然图5C中的晶体管422和晶体管423都是N沟道晶体管，但它们中的一个或二者也可以是P沟道晶体管。无论在哪种情况下，所有连接成二极管的晶体管都被串联连接，以便具有相同的正向电流方向。

[0097] 来自输入端子的电压Vin被馈送到电阻器421的两个端子中的第一端子。晶体管422和晶体管423被串联连接，以便具有相同的正向电流方向。具体地说，在图5C中，晶体管422的控制栅极和漏极(D)被连接到电阻器421的第二端子，晶体管423的栅极和漏极被连接到晶体管422的源极(S)，且晶体管423的源极被馈以诸如地(GND)之类的恒定电压。电阻器421第二端子处的电压相当于限幅器输出端子处的电压Vout。

[0098] 由于相似于图5A和5B所示的限幅器，图5C所示的限幅器包括串联连接的多个连接成二极管的晶体管，故极限电压等于每个晶体管的正向电压降Vf的总和。

[0099] 图5C所示的限幅器并非必须包括电阻器421。在此情况下，来自输入端子的电压Vin被直接馈送到晶体管422的控制栅极和漏极，且晶体管422所下降的控制栅极-漏极电压被馈送到后级中的电路作为限幅器输出端子处的电压Vout。

[0100] 本实施方案所述的是对来自输入端子的电压Vin的最大值进行限制的限幅器，但本发明也可以被应用于对电压Vin的最小值进行限制的限幅器。

[0101] 本发明中的连接成二极管的晶体管的数目不局限于2，也可以串联连接3个或更多个连接成二极管的晶体管。

[0102] 其中多个连接成二极管的晶体管或多个二极管(在本实施方案中以下都称为二极管)被串联连接的本实施方案所示的结构，以下列方式成为可取的。

[0103] 在芯片中，限幅器通常通过电源线和地线被并联连接到逻辑电路。但在此限幅器中，当控制聚集在浮栅中的电荷量时，必须对二极管馈送高电压，且此高电压对于逻辑电路来说过高。

[0104] 在本实施方案的限幅器的情况下，当此高电压是其它二极管的反向电压时，即使当高电压被施加到一个二极管时，高电压也基本上不被施加到逻辑电路。而且，即使当此高电压是其它二极管的正向电压时，直接施加到逻辑电路的电压也被降低，降低的量是其它二极管的阈值电压。

[0105] 根据这种包括多个串联连接的二极管的限幅器，与包括一个二极管的限幅器相比，极限电压能够被修正，同时抑制高电压施加到逻辑电路。

[0106] [实施方案2]

[0107] 根据本发明，即使当其它半导体元件被提供在晶体管的控制栅极与漏极之间时，也可以将晶体管认为是连接成二极管的，只要此晶体管以二极管工作即可。本实施方案所述的是一个例子，其中，其它的半导体元件被提供在限幅器中所用的晶体管的控制栅极与漏极之间。

[0108] 图6A是电路图，示出了本实施方案的限幅器例子。在图6A中，附图标记431和433表示电阻器，432表示晶体管。晶体管432具有浮栅(FG)和控制栅(CG)两个栅极。在图6A中，晶体管432是N沟道晶体管。

[0109] 来自输入端子的电压Vin被馈送到电阻器431的两个端子中的第一端子。电阻器433被连接在晶体管432的控制栅极与漏极(D)之间。晶体管432的漏极被连接到电阻器
431的第二端子，晶体管432的源极被馈以诸如地(GND)之类的恒定电压。电阻器431第二端子处的电压相当于限幅器输出电压处的电压Vout。

[0110] 虽然在图6A中晶体管432是N沟道晶体管，但也可以是P沟道晶体管。即使在采用P沟道晶体管作为晶体管432的情况下，正向电流方向也被设定为相同于采用N沟道晶体管的情况。

[0111] 图6A所示的限幅器并非必须包括电阻器431。在此情况下，来自输入端子的电压Vin被直接馈送到晶体管432的漏极，且晶体管432所下降的漏极电压被馈送到后级中的电路作为限幅器输出端子处的电压Vout。

[0112] 图6B是电路图，示出了本实施方案限幅器的另一例子。在图6B中，附图标记441表示电阻器，442表示晶体管，443和444表示二极管。晶体管442具有浮栅(FG)和控制栅(CG)两个栅极。在图6B中，晶体管442是N沟道晶体管。

[0113] 来自输入端子的电压Vin被馈送到电阻器441的两个端子中的第一端子。二极管443和二极管444被并联连接在晶体管442的控制栅极与漏极(D)之间。二极管443和二极管444被连接成具有彼此相反的正向电流方向。晶体管442的漏极被连接到电阻器441的第二端子，晶体管442的源极被馈以诸如地(GND)之类的恒定电压。电阻器441第二端子处的电压相当于限幅器输出端子处的电压Vout。

[0114] 虽然在图6B中晶体管442是N沟道晶体管，但也可以是P沟道晶体管。即使在采用P沟道晶体管作为晶体管442的情况下，正向电流方向也被设定为相同于采用N沟道晶体管的情况。

[0115] 图6B所示的限幅器并非必须包括电阻器441。在此情况下，来自输入端子的电压Vin被直接馈送到晶体管442的漏极，且晶体管442所下降的漏极电压被馈送到后级中的电路作为限幅器输出端子处的电压Vout。

[0116] 本实施方案所述的是对来自输入端子的电压Vin的最大值进行限制的限幅器，但本发明也可以被应用于对电压Vin的最小值进行限制的限幅器。

[0117] 本实施方案可以与实施方案模式或实施方案1自由地组合。

[0118] [实施方案3]

[0119] 本实施方案所述的是采用运算放大器的本发明一种限幅器。

[0120] 图7是电路图，示出了本实施方案的限幅器例子。在图7中，附图标记451表示电阻器，452表示连接成二极管的晶体管，453表示运算放大器。晶体管452具有浮栅(FG)和控制栅(CG)两个栅极。在图7中，晶体管452是N沟道晶体管。

[0121] 来自输入端子的电压Vin被馈送到电阻器451的两个端子中的第一端子。晶体管452的控制栅极与漏极(D)被连接到电阻器451的第二端子。晶体管452的源极(S)被馈以诸如地(GND)之类的恒定电压。

[0122] 电阻器451的第二端子被连接到运算放大器453非倒相的输入端子。运算放大器453的倒相输入端子被连接到其输出端子，且输出端子处的电压相当于限幅器输出端子处的电压Vout。

[0123] 借助于如本实施方案所示在限幅器输出侧处提供诸如运算放大器之类的模拟缓冲器，能够降低输出阻抗。虽然在本实施方案中采用运算放大器作为模拟缓冲器，但也可采用其它的模拟缓冲器。

[0124] 虽然在图7中晶体管452是N沟道晶体管，但也可以是P沟道晶体管。即使在采用P沟道晶体管作为晶体管452的情况下，正向电流方向也被设定为相同于采用N沟道晶体管的情况。

[0125] 图7所示的限幅器并非必须包括电阻器451。在此情况下，来自输入端子的电压Vin被直接馈送到晶体管452的控制栅极和漏极，且晶体管452所下降的控制栅极-漏极电压被馈送到运算放大器453的非倒相输入端子。

[0126] 本实施方案所述的是对来自输入端子的电压Vin的最大值进行限制的限幅器，但本发明也可以被应用于对电压Vin的最小值进行限制的限幅器。

[0127] 本实施方案可以与实施方案模式或实施方案1自由地组合。

[0128] [实施方案4]

[0129] 本实施方案所述的是一种包括限幅器以及用来控制浮栅中电荷量的控制电路的半导体器件。

[0130] 图8是限幅器460、相当于控制电路的脉冲发生电路463、以及升压电路464的方框图。图8中的限幅器460具有相同于实施方案1中图5B所示的结构，但本实施方案不局限于此。本实施方案的限幅器460可以具有实施方案模式和实施方案1-3所示的任何一种结构。

[0131] 在图8中，限幅器460包括电阻器465以及连接成二极管的晶体管466和467。晶体管467没有浮栅，仅仅有栅极(G)。晶体管466具有浮栅(FG)和控制栅(CG)两个栅极。虽然图8中的晶体管467和晶体管466都是N沟道晶体管，但它们中的一个或二者也可以是P沟道晶体管。

[0132] 来自输入端子的电压Vin被馈送到电阻器465的两个端子中的第一端子。晶体管467和晶体管466被串联连接，以便具有相同的正向电流方向。具体地说，在图8中，晶体管
467的栅极和漏极(D)被连接到电阻器465的第二端子，晶体管466的漏极被连接到晶体管
467的源极(S)，且晶体管466的源极被馈以诸如地(GND)之类的恒定电压。电阻器465第二端子处的电压相当于限幅器输出端子处的电压Vout。

[0133] 由于图8所示的限幅器包括串联连接的多个连接成二极管的晶体管，故极限电压相当于每个晶体管的正向电压降Vf的总和。

[0134] 在本实施方案的限幅器中，晶体管466的控制栅不被连接到晶体管466的漏极，而被连接到脉冲发生电路463。晶体管466的漏极和源极也被连接到脉冲发生电路463。

[0135] 升压电路464产生用来修正晶体管466的阈值电压的电压Vcg、电压Vd、以及电压Vs，并将它们馈送到脉冲发生电路463。脉冲发生电路463根据操作选择一个适当的电压，以产生脉冲宽度受到控制的信号，并将此信号电压施加到晶体管466的各控制栅、源极、以及漏极。

[0136] 根据本实施方案，晶体管466的控制栅、漏极、源极处的电压不从半导体器件外部通过连接端子控制，但在半导体器件内部利用脉冲发生电路463控制。

[0137] 具体描述了图8所示限幅器460的工作。在ID芯片的正常工作中，限幅器460进行工作，以便达到其功能。亦即，利用脉冲发生电路463，晶体管466的漏极和控制栅被连接，并使晶体管466的源极处于高阻抗状态。

[0138] 借助于改变读出器/写入器的输出幅度或频率以及检查ID芯片的响应，能够读出极限电压。

[0139] 更具体地说，若极限电压低，则在ID芯片中无法得到足够的电源电压，导致ID芯片的频率特性不满足规格。因此，在ID芯片的频率特性不满足规格的情况下，例如甚至当读出器/写入器的输出和通信距离被设定在规格以内，极限电压被确定为低。在此情况下，可以修正晶体管466的阈值电压，以便提高极限电压。

[0140] 同时，若极限电压高，过量的电源电压出现在ID芯片中，在某些情况下，集成电路可能被损坏。因此，在ID芯片的频率特性完全满足规格的情况下，例如当读出器/写入器的输出幅度和通信距离被设定在规格以内时，极限电压被确定为高。在此情况下，可以修正晶体管466的阈值电压，以便降低极限电压，同时保持操作裕度。

[0141] 根据读出器/写入器的修正指令来修正晶体管466的阈值电压。

[0142] 借助于将Vd＝Vcg＝12V以及Vs＝0V的短脉冲(例如1-10微秒)施加到晶体管466，能够利用热电子注入或隧穿电流来提高阈值电压。同时，借助于将Vcg＝-15V以及Vd＝Vs＝0V的短脉冲(例如100微秒-1毫秒)施加到晶体管466，能够利用隧穿电流来降低阈值电压。

[0143] 阈值电压的修正必须在ID芯片内的电源电压被保持在不大于极限电压以便正向电流不流到限幅器460的环境下执行。

[0144] 如上所述，借助于ID芯片内提供控制电路，可以利用读出器/写入器来设定极限电压。因此，例如在发货之后，用户可以改变极限电压。

[0145] 当控制电路以及限幅器如本实施方案所述被提供在半导体器件中时，能够减少提供在半导体器件中的连接端子的数目。

[0146] 图8所示的限幅器并非必须包括电阻器465。在此情况下，来自输入端子的电压Vin被直接馈送到晶体管467的栅极和漏极，且晶体管467所下降的栅极-漏极电压被馈送到后级中的电路作为限幅器输出端子处的电压Vout。

[0147] 虽然在本实施方案中描述了对来自输入端子的电压Vin的最大值进行限制的限幅器，但本发明也可以被应用于对电压Vin的最小值进行限制的限幅器。

[0148] [实施方案5]

[0149] 以下来详细地描述作为本发明一种半导体器件的ID芯片的制造方法。注意，TFT被示为本实施方案中的半导体元件的例子，但用于集成电路的半导体元件不局限于此。例如，存储器元件、二极管、以及光电转换器、或作为其它元件的电阻器元件、线圈、电容器元件、电感器等，也能够与TFT一样被采用。

[0150] 首先，如图9A所示，剥离层501被形成在具有抗热性的第一衬底500上。例如，诸如钡硼硅酸盐玻璃和铝硼硅酸盐玻璃之类的玻璃衬底、石英衬底、陶瓷衬底之类，能够被用作第一衬底500。或者，也可以采用包括不锈钢衬底的金属衬底或半导体衬底。由诸如塑料之类的合成树脂形成的抗热性低于上述衬底的柔性衬底也可以被采用，只要能够承受制造步骤中的加工温度即可。

[0151] 可以利用溅射、低压CVD、等离子体CVD之类的方法，用诸如非晶硅、多晶硅、单晶硅、以及微晶硅(包括半非晶硅)之类的主要包含硅的层，来形成剥离层501。在本实施方案中，用等离子体CVD方法形成了厚度约为50nm的非晶硅膜作为剥离层501。优选用等离子体CVD而不用溅射方法来形成剥离层501，因为这就有可能防止尘埃进入到剥离层501，并且抑制包含在剥离层501中的Ar量。因此，即使当包括激光晶化等的热处理在后续制造步骤中被施加到剥离层501时，也能够防止剥离层501由于尘埃或Ar而从稍后形成的基底膜502剥离。剥离层501的材料不局限于硅，也可以由能够用蚀刻方法选择性地清除的材料来形成。剥离层501的厚度希望是10-100nm。

[0152] 接着，基底膜502被形成在剥离层501上。基底膜502被提供来防止包含在第一衬底500中的诸如Na之类的碱金属或碱土金属扩散进入到半导体膜中从而对诸如TFT之类的半导体元件的特性造成不利的影响。基底膜502还具有在剥离半导体元件的后续步骤中保护半导体元件的功能。基底膜502可以由诸如氧化硅膜、氮氧化硅膜、氮化硅膜、以及氧氮化硅膜之类的绝缘膜形成。

[0153] 基底膜502可以由单个绝缘膜或多个堆叠的绝缘膜形成。在本实施方案中，借助于相继堆叠厚度为100nm的氮氧化硅膜、厚度为50nm的氧氮化硅膜、以及厚度为100nm的氮氧化硅膜，来形成基底膜502，但膜材料、膜厚度、以及叠层的数目不局限于这些。例如，可以用甩涂、窄缝涂敷、滴珠喷射、印刷之类的方法形成厚度为0.5-3微米的包括硅氧烷的树脂膜，来代替底层的氮氧化硅膜。还可以采用氮化硅膜(诸如SiNX和Si3N4之类)来代替中间层的氧氮化硅膜。而且，可以采用氧化硅膜来代替上层的氮氧化硅膜。各层的厚度最好是0.05-3微米，可以在此范围内自由地选择。

[0154] 或者，最靠近剥离层501的基底膜502的底层可以由氮氧化硅膜或氧化硅膜形成，中间层可以由包括硅氧烷的树脂膜形成，而上层可以由氧化硅膜形成。

[0155] 注意，包括硅氧烷的树脂由硅(Si)和氧(O)键形成的骨架组成，其中，至少包含氢的有机原子团(诸如烷基原子团或芳香族碳氢化合物)被包括作为替位基。或者，氟基原子团可以被用作替位基。或者，氟基原子团和至少包含氢的有机原子团，可以被用作替位基。

[0156] 可以利用热CVD、等离子体CVD、大气压CVD、偏压ECRCVD之类的方法，用SiH4和O2的混合气体、TEOS(原硅酸四乙酯)和O2之类，来形成氧化硅膜。典型地可以利用等离子体CVD方法，用SiH4和NH3的混合气体来形成氮化硅膜。典型地可以利用等离子体CVD方法，用SiH4和N2O的混合气体来形成氮氧化硅膜和氧氮化硅膜。

[0157] 随后，半导体膜503被形成在基底膜502上。最好在形成基底膜502之后，不暴露于大气来形成半导体膜503。半导体膜503的厚度为20-200nm(优选为40-170nm，更优选为50-150nm)。可以由非晶半导体、半非晶半导体、或多晶半导体来形成半导体膜503。硅锗以及硅可以被用作此半导体。若采用硅锗，则锗的浓度最好约为0.01-4.5原子百分比。

[0158] 可以用诸如采用激光的激光晶化以及采用催化元素的晶化之类的已知方法，对半导体膜503进行晶化。也可以组合采用催化元素的晶化和激光晶化。若第一衬底500由诸如石英衬底之类的高抗热性衬底形成，则可以借助于组合采用电炉的热晶化、采用红外光的灯退火晶化、采用催化元素的晶化、以及大约950℃高温下的退火，来执行晶化。

[0159] 在激光晶化的情况下，在激光晶化之前，在550℃的温度下对半导体膜503进行4小时的热处理，以便改善半导体膜503的抗激光性。当连续波固体激光器的基波的二次到四次谐波被采用时，有可能得到大晶粒尺寸的晶体。典型地最好采用Nd:YVO4激光器(基波为1064nm)的二次谐波(532nm)或三次谐波(355nm)。更具体地说，利用非线性光学元件，将从连续波YVO4激光器发射的激光被转换成谐波，以便得到输出为10W的激光。更优选的是，利用光学系统，将此激光形成为矩形形状或椭圆形形状，并辐照到半导体膜503的表面上。此时需要大约每平方厘米0.01-100MJ(优选为每平方厘米0.1-10MJ)的能量密度。此激光以大约每秒10-2000厘米的扫描速率辐照。

[0160] 或者，可以利用具有比通常采用的脉冲激光器的几十到几百Hz的振荡频率高得多的10MHz或以上的振荡频率的脉冲激光，来执行激光晶化。据说，在其上辐照脉冲激光之后，需要几十到几百毫微秒来完全固化半导体膜。因此，利用上述频率范围，可以在被前面激光溶解的半导体膜固化之前来辐照脉冲激光。这样，固-液界面可以在半导体膜中相继移动，从而能够形成具有沿扫描方向相继生长的晶粒的半导体膜。更具体地说，能够得到各沿扫描方向具有10-30微米的晶粒宽度且沿垂直于扫描方向具有1-5微米的晶粒宽度的一组晶粒。因此，形成了沿扫描方向延伸的单晶晶粒从而能够得到至少沿TFT的沟道长度方向具有很少晶粒边界的半导体膜。

[0161] 在激光晶化中，可以辐照连续波基波激光和连续波谐波激光，或者可以辐照连续基波激光和脉冲谐波激光。

[0162] 可以在诸如稀有气体之类的惰性气体气氛和诸如氮之类的惰性气体中来执行激光辐照。据此，能够抑制激光辐照造成的半导体表面不平整性，这防止了界面态密度变化所引起的栅极电压阈值变化。

[0163] 根据上述激光辐照，能够大幅度改善半导体膜503的结晶性。注意，可以用溅射、等离子体CVD、热CVD之类的方法预先形成多晶半导体作为半导体膜503。

[0164] 虽然本实施方案中的半导体膜503被晶化，但也可以用不被晶化的非晶硅膜或微晶半导体膜来执行后续步骤。采用非晶半导体或微晶半导体的TFT的优点在于，与采用多晶半导体的TFT相比，能够用较少的制造步骤来形成，导致成本和成品率得到改善。

[0165] 可以用硅气体的辉光放电分解方法，来得到非晶半导体。典型地说，SiH4或Si2H6被用作硅气体。可以用氢或氢和氦的混合气体来稀释此硅气体。

[0166] 半非晶半导体是一种具有非晶与结晶(包括单晶和多晶)结构之间的中间结构的半导体。这种半导体具有自由能稳定的第三态，并且是一种具有短程有序和晶格畸变的结晶半导体。晶粒为0.5-20nm的半非晶半导体能够被分散在非单晶半导体中，且拉曼谱向-1520cm 以下的频带偏移。半非晶半导体的X射线衍射图形在(111)和(220)处具有被认为由Si晶格造成的峰值。而且，此半导体至少与1％的氢或卤素混合，用以终止悬挂键。为方便起见，这种半导体在此处被称为半非晶半导体(SAS)。当诸如氦、氩、氪、氖之类的惰性气体元素被混合到SAS中时，晶格畸变被增大，稳定性因而被提高，导致高质量的SAS。

[0167] 可以用硅气体的辉光放电分解方法，来得到此SAS。典型地说，SiH4被用作硅气体，但也可以采用Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4之类。借助于用氢或加有一种或多种稀有气体元素的选自氢和氦、氩、氪、氖的气体稀释硅气体，可以方便SAS的形成。优选以2-1000的比率来稀释硅气体。硅气体也可以与诸如CH4和C2H6之类的碳气体、诸如GeH4和GeF4之类的锗气体之类混合，以便将能带宽度设定为1.5-2.4eV或0.9-1.1eV。

[0168] 在例如采用加有H2的SiH4或加有F2的SiH4的情况下，用这种半非晶半导体制作的TFT的子阈值(S值)可以被设定为0.35V/sec或以下(优选为0.09-0.25V/dec)，并将2
迁移率设定为10cm/Vdec。例如，由这种采用半非晶半导体的TFT形成的19级环形振荡器在3-5V的电源电压下具有1MHz或以上的振荡频率，优选为100MHz或以上。在3-5V的电源电压下，倒相器各级的延迟时间为26ns，优选为0.26ns或以下。

[0169] 接着，如图9B所示，对晶化的半导体膜503进行图形化，以便形成岛形半导体膜504-506。然后形成第一栅绝缘膜507，以便覆盖岛形半导体膜504-506。可以利用等离子体CVD、溅射之类的方法，用氮化硅膜、氧化硅膜、氧氮化硅膜、或氮氧化硅膜的单层或多层，来形成第一栅绝缘膜507。若多个层被堆叠，则优选采用从衬底侧依次堆叠的氧化硅膜、氮化硅膜、以及氧化硅膜的三层结构。

[0170] 第一栅绝缘膜507越薄，用作二极管的TFT 542的浮栅电荷就能够越快地被电子注入或隧穿电流控制。因此，若重点是更高速的电荷控制而不是更高的承受电压，则第一栅绝缘膜507最好尽可能薄。在本实施方案中，第一栅绝缘膜507的厚度为1-100nm，优选为1-10nm。

[0171] 随后，如图9C所示，第一导电膜508被形成在第一栅绝缘膜507上。在本实施方案中，氮化钽(TaN)膜或钽(Ta)膜被用作第一导电膜508。不言自明，第一导电膜508的材料不局限于此，而是可以任意选择。但最好采用在后续蚀刻步骤中相对于第一栅绝缘膜507具有足够高的蚀刻选择性的材料。例如，当由TaN或Ta形成第一导电膜508，并由氧化硅膜形成第一栅绝缘膜507时，利用Cl2作为蚀刻气体，第一导电膜508相对于第一栅绝缘膜507的蚀刻选择性可以是10或以上。足够高的蚀刻选择性防止了暴露的第一栅绝缘膜
507被过度蚀刻。

[0172] 此外，第一导电膜508越薄，蚀刻第一导电膜508的时间就越短。因此，能够在抑制第一栅绝缘膜507的过蚀刻的情况下，来蚀刻第一导电膜508。于是，第一导电膜508的厚度优选为100nm，更优选为5-20nm。

[0173] 然后，第二栅绝缘膜509被形成在第一导电膜508上。可以用相同于第一栅绝缘膜507的材料，来形成第二栅绝缘膜509。在本实施方案中，采用了氧化硅膜。

[0174] 如图9D所示，形成掩模510以覆盖岛形半导体膜506。然后，用蚀刻方法清除与岛形半导体膜504和505重叠的部分的第二栅绝缘膜509，从而部分地暴露第一导电膜508。可以利用等离子体蚀刻方法，用CHF3气体来蚀刻第二栅绝缘膜509。根据此蚀刻，第一导电膜508的氮化钽或钽相对于第二栅绝缘膜509的氧化硅的蚀刻选择性可以是10或以上。同样，在采用氢氟酸的湿法蚀刻的情况下，能够确保氮化钽或钽的足够高的蚀刻选择性。

[0175] 如图9E所示，第二导电膜511被形成，以覆盖部分地蚀刻的第二栅绝缘膜509和第一导电膜508。第二导电膜511可以由相似于第一导电膜508的导电膜形成，在本实施方案中，采用了钨(W)膜。

[0176] 第一导电膜508和第二导电膜511的材料组合不局限于本实施方案所示的组合。例如，第一导电膜508可以由掺有赋予N型导电性的杂质的硅形成，而第二导电膜511可以由NiSi(硅化镍)形成。或者，第一导电膜508可以由掺有赋予N型导电性的杂质的硅形成，而第二导电膜511可以由WSiX形成。

[0177] 然后，如图10A所示，掩模512被形成在第二导电膜511上，以便蚀刻第二导电膜511。由于这一蚀刻，分别重叠岛形半导体膜504-506的电极513-515就由第二导电膜511形成。可以用CF4、Cl2、O2、或SF6、Cl2、O2的混合气体，来蚀刻由钨形成的第二导电膜511。
根据这一蚀刻，第一导电膜508相对于第二导电膜511的蚀刻选择性可以是5或以上。

[0178] 如图10B所示，利用掩模512，第二栅绝缘膜509被再次蚀刻。当利用干法蚀刻方法用CHF3进行这一蚀刻时，由氧化硅形成的第二栅绝缘膜509相对于由氮化钽或钽形成的第一导电膜508的蚀刻选择性可以是10或以上。利用湿法蚀刻方法，用氢氟酸可以得到相同的蚀刻选择性。

[0179] 如图10C所示，利用掩模512来蚀刻第一导电膜508，从而形成分别重叠岛形半导体膜504-506的电极516-518。若第一导电膜508由氮化钽或钽形成，利用Cl2作为蚀刻气体，则第一导电膜508相对于由氧化硅形成的第一栅绝缘膜507的蚀刻选择性可以是10或以上。

[0180] 电极513与电极516重叠，以便彼此相接触并用作栅电极。电极514与电极517重叠，以便彼此相接触并用作栅电极。电极515与电极518重叠，以第二栅绝缘膜509插入其间，且电极515用作浮栅，而电极518用作控制栅。

[0181] 氧化硅之类的掩模可以被用作掩模512。在此情况下，额外要求氧化硅、氮氧化硅之类的掩模(称为硬掩模)的图形化步骤，但与采用抗蚀剂掩模的情况相比，在蚀刻中掩蔽膜被减小得更少，从而能够形成具有所需宽度的电极513-518。或者，可以利用滴珠喷射方法来选择性地形成电极513-518而不使用掩模512。在此情况下，可以用电极515作为掩模来蚀刻第二栅绝缘膜509。

[0182] 至于第一导电膜508和第二导电膜511的材料，可以根据其功能来选择各种材料。例如，当除了电极513-518之外，用作天线的导电金属丝也由第一导电膜508和第二导电膜
511形成时，可以根据其功能来选择第一导电膜508和第二导电膜511的材料。

[0183] 随后，如图10D所示清除掩模512。然后，用电极513、515、516、以及518作为掩模，同时用掩模520覆盖待要成为P沟道TFT的岛形半导体膜505，N型杂质元素(典型为P(磷)或As(砷))以低浓度被掺杂到岛形半导体膜504和506(第一掺杂步骤)。第一掺13 13
杂步骤在下列条件下被执行：剂量为每平方厘米1×10 -6×10 ，加速电压为50-70kV，但本发明不局限于此。在第一掺杂步骤中，通过第一栅绝缘膜507来执行掺杂，以便在岛形半导体膜504和506中分别形成一对低浓度的杂质区521和522。注意，可以执行第一掺杂步骤而无须用掩模520覆盖待要成为P沟道TFT的岛形半导体膜505。

[0184] 在用烧蚀之类的方法清除掩模520之后，如图10E所示，形成掩模523来覆盖待要成为N沟道TFT的岛形半导体膜504和506。用电极514和517作为掩模，P型杂质元素(典型为B(硼))以高浓度被掺杂到岛形半导体膜505(第二掺杂步骤)。第二掺杂步骤在16 16
下列条件下被执行：剂量为每平方厘米1×10 -3×10 ，加速电压为20-40kV。在第二掺杂步骤中，通过第一栅绝缘膜507来执行掺杂，以便在岛形半导体膜505中形成一对P型高浓度的杂质区524。

[0185] 在用烧蚀之类的方法清除掩模523之后，如图11A所示，形成绝缘膜530来覆盖第一栅绝缘膜507和电极513-518。在本实施方案中，用等离子体CVD方法来形成厚度为100nm的氧化硅膜。然后，如图11B所示，用回蚀刻方法，绝缘膜530和第一栅绝缘膜507被部分地蚀刻，从而以自对准的方式形成侧壁531-533，以便与电极513-518的侧壁相接触。
CHF3和He的混合气体被用作蚀刻气体。注意，侧壁的形成步骤不局限于这些。

[0186] 若在形成绝缘膜530时绝缘膜也被形成在第一衬底500的反面上，则可以利用待要清除的抗蚀剂来选择性地蚀刻反面上的绝缘膜。当利用回蚀刻来形成侧壁531-533时，可以借助于以绝缘膜530和第一栅绝缘膜507的蚀刻，来清除此情况下所用的抗蚀剂。

[0187] 随后，如图11C所示，形成另一掩模534来覆盖待要成为P沟道TFT的岛形半导体膜505。然后，用栅电极513和516以及侧壁531、以及栅电极515和518以及侧壁533作为掩模，N型杂质元素(典型为P或As)以高浓度被掺入(第三掺杂步骤)。第三掺杂步骤13 15
在下列条件下被执行：剂量为每平方厘米1×10 -5×10 ，加速电压为60-100kV。在第三掺杂步骤中，一对N型高浓度的杂质区536和537被分别形成在岛形半导体膜504和506中。

[0188] 当在随后的步骤中以高浓度进行N型杂质的掺杂，以便在侧壁531和533下方形成低浓度杂质区或不掺杂的偏移区时，侧壁531和533用作掩模。因此，为了调整低浓度杂质区或偏移区的宽度，可以任意地改变用来形成侧壁531和533的回蚀刻条件或绝缘膜530的厚度来调整侧壁531和533的尺寸。

[0189] 在用烧蚀之类的方法清除掩模534之后，可以执行杂质区的热激活。例如，形成厚度为50nm的氮氧化硅膜，然后在氮气氛中，于550℃的温度下执行4小时的热处理。

[0190] 或者，也可以形成厚度为100nm的包含氢的氮化硅膜，并在氮气氛中，于410℃的温度下执行1小时的热处理，从而使岛形半导体膜504-506被氢化。或者，可以在氢气氛中，于300-450℃的温度下执行1-12小时的热处理，来对岛形半导体膜504-506进行氢化。作为另一种氢化方法，也可以执行等离子体氢化(利用等离子体激发的氢)。此氢化步骤使悬挂键能够被热激发的氢终止。在半导体元件于随后的步骤中被固定到柔性第二衬底559之后，由于第二衬底559的弯曲而可能在半导体膜中出现缺陷。即使在此情况下，当半导体膜19 22 19 20
包含浓度为每立方厘米1×10 -1×10 原子，更优选为每立方厘米1×10 -5×10 原子的氢时，缺陷也能够被包含在半导体膜中的氢终止。为了终止缺陷，半导体膜也可以代之以包含卤素。

[0191] 通过上述各步骤，得到了N沟道TFT 540、P沟道TFT 541、以及N沟道TFT 542。当借助于在上述制造步骤中任意地改变回蚀刻条件或绝缘膜530的厚度而调整侧壁的尺寸时，能够形成沟道长度0.2-2微米的TFT。

[0192] 然后，可以进一步形成钝化膜，以便保护TFT 540-542。此钝化膜防止了碱金属和碱土金属进入TFT 540-542。此钝化膜最好由氮化硅、氧氮化硅、氮化铝、氧化铝、氧化硅之类形成。具体地说，例如厚度约为600nm的氮氧化硅可以被用作钝化膜。在此情况下，可以在形成氮氧化硅膜之后来执行氢处理步骤。以这种方式，用其中依次堆叠氮氧化硅膜、氮化硅膜、以及氮氧化硅膜的三层绝缘膜来覆盖TFT540-542，但其结构和材料不局限于此。根据上述结构，用基底膜502和钝化膜来覆盖TFT 540-542。因此，有可能进一步防止诸如Na之类的碱金属或碱土金属扩散到用于半导体元件的半导体膜中而对半导体元件的特性造成不利影响。

[0193] 随后，如图11D所示，形成第一层间绝缘膜543来覆盖TFT 540-542。第一层间绝缘膜543可以由诸如聚酰亚胺、丙烯酸、聚酰胺之类的抗热性有机树脂、以及低介电常数材料(低k材料)、包括硅氧烷的材料等形成。包括硅氧烷的树脂可以具有至少包含氢作为替位基的有机原子团(诸如烷基原子团或芳香族碳氢化合物)。或者，氟基原子团可以被用作替位基。或者，氟基原子团和至少包含氢的有机原子团可以被用作替位基。可以用甩涂、浸入、喷涂、滴珠喷射(喷墨、丝网印刷、胶印之类)、手术刀、滚涂机、幕涂机、刮刀式涂胶机之类来形成第一层间绝缘膜543。或者，可以采用诸如氧化硅、氮化硅、氮氧化硅、PSG(磷玻璃)、BPSG(硼磷玻璃)、以及氧化铝之类的无机材料。注意，也可以堆叠这些绝缘膜来形成第一层间绝缘膜543。

[0194] 在本实施方案中，第二层间绝缘膜544被形成在第一层间绝缘膜543上。第二层间绝缘膜544可以由诸如DLC(类金刚石碳)和氮化碳(CN)之类的包含碳的膜、氧化硅膜、氮化硅膜、氧氮化硅膜之类形成。可以用等离子体CVD、大气压等离子体之类来形成第二层间绝缘膜544。或者，可以采用诸如聚酰亚胺、丙烯酸、聚酰胺、抗蚀剂、以及苯并环丁烯之类的光敏或非光敏材料或者包括硅氧烷的树脂。

[0195] 注意，可以将填料混合到第一层间绝缘膜543或第二层间绝缘膜544中，以便防止这些膜由于第一层间绝缘膜543或第二层间绝缘膜544与稍后形成的布线的导电材料之类之间的热膨胀系数差异所产生的应力而剥离或破裂。

[0196] 然后，接触孔被形成在第一层间绝缘膜543和第二层间绝缘膜544中，以便形成连接到TFT 540-542的布线545-550。CHF3和He的混合气体被用作形成接触孔的蚀刻气体，但本发明不局限于此。在本实施方案中，布线545-550由Al形成。布线545-550也可以具有Ti、TiN、Al-Si、Ti、TiN形成的五层结构，其中各层用溅射方法从衬底开始以此顺序被堆叠。

[0197] 借助于将Si混合到Al层中，能够防止布线被图形化时在抗蚀剂烘焙中产生小丘。可以混合大约0.5％的Cu来代替Si。此外，借助于将Al-Si层夹在Ti与TiN之间，能够进一步改善抗小丘性能。在图形化中，最好采用上述氮氧化硅之类的硬掩模。注意，布线的材料和形成方法不局限于这些，也可以采用上述用来形成栅电极的材料。

[0198] 布线545和546被连接到N沟道TFT 540的高浓度杂质区536，布线547和548被连接到P沟道TFT 541的高浓度杂质区524，而布线549和550被连接到N沟道TFT 542的高浓度杂质区537。布线550还被连接到N沟道TFT 542的电极515。

[0199] 接着，如图11E所示，第三层间绝缘膜552被形成在第二层间绝缘膜544上，以便覆盖布线545-550。第三层间绝缘膜552具有窗口，以便暴露部分布线545。第三层间绝缘膜552可以由有机树脂膜、无机绝缘膜、或硅氧烷绝缘膜形成。此有机树脂膜包括丙烯酸、聚酰亚胺、聚酰胺等。而无机绝缘膜包括氧化硅、氧氮化硅等。用来以光刻方法形成窗口的掩模，可以用滴珠喷射或印刷方法来形成。也可以用滴珠喷射或印刷方法来形成第三层间绝缘膜552本身。

[0200] 天线553被形成在第三层间绝缘膜552上。天线553可以由包含诸如Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W、Al、Fe、Co、Zn、Sn、Ni之类的金属中的一种或多种或它们的金属化合物的导电材料形成。天线553被连接到布线545。虽然在图11E中天线553被直接连接到布线545，但本发明的ID芯片不局限于这种结构。例如，可以利用分别提供的布线来电连接天线553和布线545。

[0201] 可以用光刻、电镀、气相淀积、滴珠喷射之类的方法来形成天线553。在本实施方案中，天线553由单层导电膜形成，但也可以借助于堆叠多个导电膜来形成。

[0202] 当用印刷或滴珠喷射方法来形成天线553时，能够形成天线而无须使用曝光掩模。此外，与光刻不同的是，不用蚀刻方法来清除材料。而且，不需要使用昂贵的曝光掩模，导致ID芯片制造成本的降低。

[0203] 例如可以利用借助于用Ag涂敷Cu而得到的导电颗粒，来执行滴珠喷射或印刷。若用滴珠喷射方法来形成天线553，则最好对第三层间绝缘膜552的表面进行处理以便提高天线553的粘附性。

[0204] 提高粘附性的方法具体包括：将用催化作用来提高导电膜或绝缘膜的粘附性的金属或金属化合物固定到第三层间绝缘膜552的表面的方法；将对导电膜或绝缘膜具有提高了的粘附性的有机绝缘膜、金属、或金属化合物固定到第三层间绝缘膜552的表面的方法；在大气压或减压下对第三层间绝缘膜552的表面进行等离子体处理以修正此表面的方法；
等等。对导电膜或绝缘膜具有提高了的粘附性的金属包括钛和氧化钛以及诸如Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn之类的3d过渡族元素。此金属化合物包括这些金属的氧化物、氮化物、氮氧化物。有机绝缘膜包括聚酰亚胺、包括硅氧烷的树脂等。

[0205] 若固定到第三层间绝缘膜552的金属或金属化合物具有导电性，则对其薄层电阻进行控制，以便不妨碍天线553的正常工作。具体地说，具有导电性的金属或金属化合物被控形成具有例如1-10nm的厚度，或者用氧化方法使金属或金属化合物部分地或整个地被绝缘。或者，可以用蚀刻方法选择性地清除除了需要提高粘附性的区域之外的金属或金属化合物。或者，金属或金属化合物不被固定到衬底的整个表面，而是用滴珠喷射、印刷、溶胶-凝胶方法等选择性地仅仅固定到预定的区域。注意，不要求形成在第三层间绝缘膜552表面上的金属或金属化合物是完全连续的膜，而是可以分散成一定程度。

[0206] 随后，保护层555被形成在第三层间绝缘膜552上，以便覆盖天线553。保护层555由能够在用蚀刻方法清除剥离层501时保护TFT540-542以及布线545-550的材料形成。例如，可以借助于在整个表面上涂敷包括环氧树脂的可溶于水或可溶于乙醇的树脂、包括丙烯酸酯的树脂、或包括硅的树脂，来形成保护层555。

[0207] 在本实施方案模式中，由可溶于水的树脂形成的膜(TOAGOSEI公司的产品VL-WSHL10)被甩涂成具有30微米的厚度，并曝光2分钟，以便部分地固化，然后将其背面暴露于紫外线2.5分钟，并将其表面暴露于紫外线10分钟，以便完全固化。于是能够得到保护层555。在堆叠多个有机树脂膜的情况下，依赖于所用的溶剂，多个有机树脂在被涂敷或烘焙时可能被部分地熔化或粘附性太大。因此，若可溶于相同溶剂中的有机树脂被用于第三层间绝缘膜552和保护层555，则优选形成无机绝缘膜(氮化硅膜、氧氮化硅膜、AlNx膜、或AlNxOy膜)来覆盖第三层间绝缘膜552，以便保护层555能够在后续步骤中被容易地清除。

[0208] 随后，如图12B所示，形成沟槽556来彼此分离各ID芯片。沟槽556仅仅被要求具有一定的深度以便暴露剥离层501。可以用切割、划线、光刻之类的方法来形成沟槽556。若不要求分隔第一衬底500上的ID芯片，则并非必须形成沟槽556。

[0209] 如图12C所示，用蚀刻方法清除剥离层501。在本实施方案中，卤素氟化物被用作蚀刻气体，并被引入到沟槽556中。例如，可以用ClF3(三氟化氯)，在350℃的温度、300sccm的流速、以及800Pa的压力下，执行3小时的蚀刻。或者，也可以采用混合有氮的ClF3气体。利用诸如ClF3的卤素氟化物，能够选择性地蚀刻剥离层501，从而能够从TFT 540-542剥离第一衬底500。注意，卤素氟化物可以是气体或液体。

[0210] 如图13A所示，用粘合剂558将剥离的TFT 540-542固定到第二衬底559，然后清除保护层555。粘合剂558由能够将第二衬底559粘合到基底膜502的材料形成。例如，诸如可反应固化的光固化粘合剂、可热固化的粘合剂、以及可紫外线固化的粘合剂之类的各种可固化的粘合剂、以及厌氧的粘合剂，可以被用作粘合剂558。

[0211] 第二衬底559可以由诸如钡硼硅酸盐玻璃和铝硼硅酸盐玻璃之类的玻璃衬底或诸如纸和塑料之类的柔性有机材料形成。第二衬底559也可以由柔性无机材料形成。由具有极性原子团的聚降冰片烯形成的ARTON(JSR的产品)，可以被用作塑料衬底。也可以采用以聚对苯二甲酸乙二醇酯(PET)、聚硫醚乙二醇(PES)、聚萘二甲酸乙二酯(PEN)、聚碳酸酯(PC)、尼龙、聚醚醚酮(PEEK)、聚砜(PSF)、聚醚酰亚胺(PEI)、多芳基化合物(PAR)、聚对苯二甲酸丁二酯(PBT)、聚酰亚胺、丙烯腈丁二烯苯乙烯树脂、聚氯乙烯、聚丙烯、聚乙酸乙烯酯、丙烯酸树脂等为典型的聚酯。第二衬底559最好具有约为2-30W/mK的高热导率，以便发散薄膜集成电路产生的热。

[0212] 随后，如图13B所示，粘合剂560被涂敷在天线553和第三层间绝缘膜552上，且覆盖材料561被固定到其上。覆盖材料561可以由相同于第二衬底559的材料形成。粘合剂560的厚度可以是例如10-200微米。

[0213] 粘合剂560由能够将覆盖材料561固定到天线553和第三层间绝缘膜552的材料形成。诸如可反应固化的光固化粘合剂、可热固化的粘合剂、以及可紫外线固化的粘合剂之类的各种可固化的粘合剂、以及厌氧的粘合剂，可以被用作粘合剂560。

[0214] 虽然在本实施方案中利用粘合剂560将覆盖材料561固定到天线553和第三层间绝缘膜552，但本发明不局限于此。ID芯片并非必须使用覆盖材料561。例如，可以用树脂之类来覆盖天线553和第三层间绝缘膜552，以便提高ID芯片的机械强度。或者，可以用图13A所示的步骤来完成ID芯片而无须使用覆盖材料561。

[0215] 通过上述各步骤完成了ID芯片。根据这种制造方法，总厚度为0.3-3微米，典型地约为2微米的厚度显著地减小了的集成电路，被形成在第二衬底559与覆盖材料561之间。注意，集成电路的这一厚度包括形成在粘合剂558与粘合剂560之间的各绝缘膜和层间绝缘膜的厚度以及半导体元件本身的厚度，不包括天线的厚度。可以使ID芯片中由集成电路占据的面积为5毫米见方(25平方毫米)或以下，更优选约为0.3毫米见方(0.09平方毫米)到4毫米见方(16平方毫米)。

[0216] 借助于将集成电路安置成尽可能靠近第二衬底559与覆盖材料561之间的中心，能够进一步提高ID芯片的机械强度。具体地说，假设第二衬底559与覆盖材料561之间的距离为d，则粘合剂558与粘合剂560的厚度最好被调整为使沿集成电路厚度方向的中心与第二衬底559之间的距离x可以满足下列公式1。

[0217] [公式1]

[0218] 更优选的是，粘合剂558和粘合剂560的厚度被调整成满足下列公式2。

[0219] [公式2]

[0220] 此外，如图14所示，集成电路中的基底膜502、第一层间绝缘膜543、第二层间绝缘膜544、或第三层间绝缘膜552的厚度，可以被调整为使TFT的岛形半导体膜与基底膜502的底部之间的距离(tunder)可以相同于或基本上相同于岛形半导体膜与第三层间绝缘膜552的顶部之间的距离(tover)。借助于以这种方式将岛形半导体膜安置在集成电路的中心处，能够减轻施加到半导体层的应力，从而能够防止产生破裂。

[0221] 若与基底膜502相接触的粘合剂558由有机树脂形成以便获得ID芯片的柔性，则当氮化硅膜或氧氮化硅膜被用作基底膜502时，能够防止诸如Na之类的碱金属或碱土金属从有机树脂扩散到半导体膜中。

[0222] 若物件的表面被弯曲，且固定到弯曲表面的ID芯片的第二衬底559从而被弯曲成沿诸如锥面和柱面之类的产生线具有弯曲表面，则优选使产生线的方向相同于TFT540-542的载体的移动方向。根据这种结构，在第二衬底559被弯曲时，能够抑制对TFT
540-542特性的影响。而且，借助于将岛形半导体膜在集成电路中所占据的面积的比率设定为1-30％，在第二衬底559被弯曲时，能够进一步抑制对TFT 540-542特性的影响。

[0223] 通常，ID芯片使用13.56MHz或2.45MHz的无线电波。因此，为了得到广泛的应用，要求ID芯片被制作来探测这些频率的无线电波。

[0224] 与用半导体衬底制作ID芯片相比，本实施方案的ID芯片具有无线电波较少被屏蔽的优点，从而能够防止由于屏蔽无线电波而造成的信号衰减。于是，例如采用直径为12英寸的半导体衬底的情况与采用尺寸为730×920平方毫米的玻璃衬底的情况比较，采用玻璃衬底能够使ID芯片的成本大幅度小于采用半导体衬底。此半导体衬底的面积约为73000平方毫米，而玻璃衬底的面积约为672000平方毫米，亦即玻璃衬底面积约为半导体衬底的9.2倍。在面积约为672000平方毫米的玻璃衬底上，当不考虑衬底切割的裕度时，能够制作面积各为1毫米见方的ID芯片672000个，这是制作在半导体衬底上的ID芯片数目的大约9.2倍。在采用尺寸为730×920平方毫米的玻璃衬底的情况下，要求的制造步骤较少，ID芯片的大规模生产中，资金投入量能够被降低到采用直径为12英寸的半导体衬底的情况的1/3。而且，根据本实施方案，在从玻璃衬底剥离集成电路之后，玻璃衬底还能够被重新使用。因此，与采用半导体衬底的情况相比，即使考虑修复破损的玻璃衬底或清洗玻璃衬底表面的成本，在采用玻璃衬底的情况下的成本也能够被显著地降低。此外，即使当玻璃衬底被废弃不再重新使用，尺寸为730×920平方毫米的玻璃衬底的成本也只有直径为12英寸的半导体衬底的大约一半。从而能够得到ID芯片成本的显著降低。

[0225] 如从上述可见，采用尺寸为730×920平方毫米的玻璃衬底的ID芯片的成本仅仅约为采用直径为12英寸的半导体衬底的ID芯片的大约1/30。由于ID芯片被预期用作一次性芯片，故成本低得多的本实施方案的ID芯片对于这种用途是非常有效的。

[0226] 本实施方案能够与实施方案模式和实施方案1-4组合实现。

[0227] [实施方案6]

[0228] 参照图15A所述的是在借助于对导电膜进行图形化而同时形成连接到TFT的布线和天线的情况下的一种ID芯片(也称为无线芯片)的结构。图15A是本实施方案的ID芯片剖面图。

[0229] 在图15A中，TFT 1401具有岛形半导体膜1402、与岛形半导体膜1402相接触的第一栅绝缘膜1403、以及以第一栅绝缘膜1403插入其间而重叠岛形半导体膜1402的电极1404。TFT 1401还具有第二栅绝缘膜1405以及电极1404上的电极1406，且电极1404重叠电极1406，以第二栅绝缘膜1405插入其间。

[0230] TFT 1401被第一层间绝缘膜1407和第二层间绝缘膜1408覆盖。虽然在本实施方案中TFT 1401被第一层间绝缘膜1407和第二层间绝缘膜1408的两个层间绝缘膜覆盖，但本发明不局限于此。也可以用单个层间绝缘膜或3个或更多的层间绝缘膜来覆盖TFT1401。

[0231] 形成在第二层间绝缘膜1408上的布线1409，通过形成在第一层间绝缘膜1407和第二层间绝缘膜1408中的接触孔，被连接到岛形半导体膜1402。

[0232] 天线1410也被形成在第二层间绝缘膜1408上。借助于在第二层间绝缘膜1408上形成导电膜并对导电膜进行图形化，能够同时形成布线1409和天线1410。借助于同时形成天线1410和布线1409，能够减少ID芯片的制造步骤数目。

[0233] 参照图15B所述的是在借助于对导电膜进行图形化而同时形成TFT的栅电极和天线的情况下的一种ID芯片的结构。图15B是本实施方案的ID芯片剖面图。

[0234] 在图15B中，TFT 1421具有岛形半导体膜1422、与岛形半导体膜1422相接触的第一栅绝缘膜1423、以及以第一栅绝缘膜1423插入其间而重叠岛形半导体膜1422的电极1424。TFT 1421还具有第二栅绝缘膜1425以及电极1424上的电极1426，且电极1424重叠电极1426，以第二栅绝缘膜1425插入其间。

[0235] 天线1430被形成在第一栅绝缘膜1423上。借助于在第一栅绝缘膜1423上形成两个导电膜，并对此两个导电膜进行图形化，能够同时形成电极1424和1426以及天线1430。借助于同时形成天线1430以及电极1424和1426，能够减少ID芯片的制造步骤数目。

[0236] 虽然在本实施方案中集成电路从衬底被剥离并被固定到另一衬底，但本发明不局限于此。例如，若诸如能够承受集成电路制造步骤中的加工温度的玻璃衬底之类的抗热性衬底被采用，则不需要剥离集成电路。

[0237] 本实施方案能够与实施方案模式和实施方案1-5组合实现。

[0238] [实施方案7]

[0239] 本实施方案所述的是一种ID芯片的结构，其中，集成电路被电连接到形成在另一衬底上的天线。

[0240] 图16A是本实施方案的ID芯片剖面图。在图16A中，粘合剂1203被涂敷在第三层间绝缘膜1204上，以便覆盖电连接到TFT 1201的布线1202。然后，利用粘合剂1203，覆盖材料1205被固定到第三层间绝缘膜1204。

[0241] 天线1206被预先形成在覆盖材料1205上。在本实施方案中，利用各向异性导电树脂作为粘合剂1203，天线1206被电连接到布线1202。

[0242] 此各向异性导电树脂是一种借助于将导电材料1207分散到树脂中而得到的材料。例如，诸如包括环氧树脂的树脂、包括尿烷的树脂、以及包括丙烯酸的树脂之类的可热固化的树脂；诸如包括聚乙烯的树脂和包括聚丙烯的树脂之类的热塑树脂；包括硅氧烷的树脂等，可以被用作此树脂。诸如聚苯乙烯和镀有Ni、Au之类的环氧树脂之类的塑料颗粒；诸如Ni、Au、Ag、焊料之类的金属颗粒；碳颗粒或碳纤维；镀有Au的Ni纤维等，可以被用作导电材料1207。导电材料的尺寸最好根据天线1206和布线1202的间距来确定。

[0243] 可以用超声波将各向异性导电树脂压在天线1206与布线1202之间，或可以用紫外线辐照来固化压缩。

[0244] 虽然在本实施方案中利用各向异性导电树脂，天线1206被粘合剂1203电连接到布线1202，但本发明不局限于此。也可以采用各向异性导电膜来代替粘合剂1203，并对其进行加压以电连接天线1206和布线1202。

[0245] 虽然在本实施方案中借助于从衬底剥离集成电路并将其固定到另一衬底来形成ID芯片，但本发明不局限于此。例如，若诸如能够承受集成电路制造步骤中的加工温度的玻璃衬底之类的抗热性衬底被采用，则不需要剥离集成电路。图16B是剖面图，示出了利用玻璃衬底形成的ID芯片的一个例子。

[0246] 在图16B所示的ID芯片中，玻璃衬底被用作衬底1210，且基底膜1214被形成在用于集成电路的TFT 1211-1213与衬底1210之间，而没有粘合剂插入其间。

[0247] 本实施方案能够与实施方案模式和实施方案1-5组合实现。

[0248] [实施方案8]

[0249] 本实施方案所述的是利用大衬底来制造多个半导体器件的方法。

[0250] 首先，集成电路601和天线602被形成在抗热性衬底上，并被从抗热性衬底剥离，然后如图17A所示，利用粘合剂604，将其固定到分别制备的衬底603。在图17A中，成对的集成电路601和天线602被固定到衬底603，但本发明不局限于此。多个成对的集成电路601和天线602可以被剥离，同时被彼此连接，然后同时被固定到衬底603。

[0251] 随后，如图17B所示，覆盖材料605被固定到衬底603，以便将集成电路601和天线602夹在其间。此时，粘合剂606被涂敷在衬底603上，以便覆盖集成电路601和天线602。
图17C示出了其中覆盖材料605被固定到衬底603的状态。注意，在图17C中，为了清晰地示出集成电路601和天线602的位置，集成电路601和天线602被示为通过覆盖材料605。

[0252] 接着，如图17D所示，利用切割或划片方法，成对的集成电路601和天线602被彼此分离，从而完成ID芯片607。

[0253] 虽然在本实施方案中天线602和集成电路601被同时剥离，但本发明不局限于此。天线也可以预先形成在衬底603上，并在固定集成电路601时被电连接到集成电路601。或者，可以在集成电路601被固定到衬底603之后，将天线固定到其上，以便被电连接到集成电路601。再或者，天线可以预先被形成在覆盖材料605上，并在覆盖材料605被固定到衬底603上时被电连接到集成电路601。

[0254] 采用玻璃衬底的ID芯片可以被称为IDG芯片(识别玻璃芯片)，而采用柔性衬底的ID芯片可以被称为IDF芯片(识别柔性芯片)。

[0255] 本实施方案能够与实施方案1组合实现。

[0256] [实施方案9]

[0257] 若作为本发明半导体器件的ID芯片采用柔性衬底，则此ID芯片被适当地固定到柔性物件或具有弯曲表面的物件。此外，若本发明ID芯片中的集成电路包括诸如其中无法重写数据的ROM之类的存储器，则可以防止伪造其上固定有ID芯片的物件。而且，当本发明的ID芯片被用于其商品价值严格依赖于产地和生产者等的食品时，能够以低的成本防止伪造产地和生产者等。

[0258] 具体地说，本发明的ID芯片能够被固定到诸如发货标签、价格标签、以及名称标签之类的具有有关物件的数据的标签。否则，本发明的ID芯片本身可用作标签。或者，本发明的ID芯片可以被固定到诸如户口簿、居留证、护照、驾照、身份证、会员证、鉴定报告、信用卡、现金卡、预付卡、病历卡、以及月票之类的相当于表明事实真相的文件的证书。再或者，本发明的ID芯片可以被固定到诸如交易票据、支票、收据、提货单、仓库收据、股票、债卷、赠予证明、以及抵押证明之类的相当于证明私有财产权利的证书。

[0259] 图18A示出了组合有本发明的ID芯片1302的支票1301的例子。在图18A中，ID芯片1302被置于支票1301内，但也可以被暴露于支票1301外面。若采用柔性衬底，则本发明ID芯片具有即使当固定到具有柔性的支票1301时也不容易被应力损坏的优点。

[0260] 图18B示出了组合有本发明的ID芯片1303的护照1304的例子。在图18B中，ID芯片1303被置于护照1304的封面上，但也可以被置于护照1304的其它页面上。若采用柔性衬底，则本发明ID芯片具有即使当固定到具有柔性的护照1304的封面上时也不容易被应力损坏的优点。

[0261] 图18C示出了组合有本发明的ID芯片1305的礼券1306的例子。ID芯片1305被置于礼券1306内部，或暴露于礼券1306外面。若采用柔性衬底，则本发明ID芯片具有即使当固定到具有柔性的礼券1306时也不容易被应力损坏的优点。

[0262] 由于采用具有TFT的集成电路的本发明的ID芯片廉价且薄，故可以用作被消费者丢弃的一次性芯片。特别是，本发明的具有廉价且薄的ID芯片的包装材料，对于其销售受几日元或几日元影响的产品来说，是非常有用的。此包装材料相当于诸如塑料包装、塑料瓶、托盘、以及封壳之类的用来包装物件的可成形或已成形的支持物。

[0263] 图19A示出了包装在组合有本发明的ID芯片1307的包装材料1308中的用于销售的盒装午餐1309。当物件的价格等被记录在ID芯片1307中时，就可以在用作读出器/写入器的现金出纳机处付款购买盒装午餐1309。此外，还可以方便物件的仓储管理和有效期数据管理等。

[0264] 本发明的ID芯片也可以被固定到例如物件的标签，以便利用ID芯片来进行物件的分销管理。

[0265] 如图19B所示，本发明的ID芯片1311被固定到诸如物件标签1310之类的其反面有粘合剂的支持物。ID芯片1311固定于其上的标签1310，被置于物件1312上。可以从固定于标签1310的ID芯片1311无线读出有关物件1312的识别数据。因此，ID芯片1311方便了物件在分销过程中的管理。若采用柔性衬底，则本发明ID芯片具有即使当固定到具有柔性的标签1310时也不容易被应力损坏的优点。因此，采用本发明的ID芯片的标签1310被适当地固定到具有弯曲表面的物件。

[0266] 例如，若可重写的非易失存储器被用作ID芯片1311中的集成电路的存储器，则能够记录物件1312的分销过程。此外，当产品的生产过程被记录时，批发商、零售商、以及消费者都能够容易地找到产地、生产者、制造日期、处理方法等。

[0267] 本实施方案能够与实施方案模式和实施方案1-8中的至少一个组合实现。

[0268] 本申请基于2004年4月9日在日本专利局提交的日本优先权申请No.2004-115467，其整个内容在此处被列为参考。