用于重建NRZ信号时钟的装置和相关的传输系统

摘要

根据第一方面，本发明涉及一种重建基带串行信号(NRZ-D)的时钟信号的装置(1)，包括：脉冲发生器电路(2)，其适于在所述基带串行信号(NRZ-D)的每次上升或者下降转变时产生脉冲；锁相环(5)，其包括压控振荡器(6)和滤波器(7)，所述压控振荡器(6)产生振荡器输出信号(VCO-S)，所述滤波器(7)将选点信号(VCO-E)提供给所述振荡器(6)，所述锁相环(5)还包括在所述振荡器(6)和所述滤波器(7)之间插入的开关(8)，由所述脉冲发生器电路(2)的输出(Cde-S)控制所述开关(8)的切换，并且所述滤波器(7)是低通滤波器，使得：在出现由所述脉冲发生器电路(2)产生的脉冲时，所述开关(8)闭合并且所述滤波器(7)对通过所述开关的振荡器的输出信号(VCO-S)求均值以便将所述选点信号(VCO-E)提供给所述振荡器；在缺乏由所述脉冲发生器电路(2)产生的脉冲时，所述开关(8)打开并且所述滤波器(7)存储常电平信号以便将所述选点信号(VCO-E)提供给所述振荡器；所述装置的特征在于还包括触发器(9)，所述触发器(9)通过在所述振荡器输出信号(VCO-S)的每个下降沿复制基带串行信号，允许将所述基带串行信号进行再同步。

权利要求

1.一种用于重建基带串行信号(NRZ-D)的时钟信号的装置(1)，包括：

脉冲发生器电路(2)，其适于在所述基带串行信号(NRZ-D)的每次上升或者下降转变时产生脉冲；

锁相环(5)，其包括压控振荡器(6)和滤波器(7)，所述压控振荡器(6)产生振荡器输出信号(VCO-S)，所述滤波器(7)将选点信号(VCO-E)提供给所述压控振荡器(6)，所述锁相环(5)还包括在所述压控振荡器(6)和所述滤波器(7)之间插入的开关(8)，所述开关(8)的切换由所述脉冲发生器电路(2)的输出(Cde-S)控制，并且所述滤波器(7)是低通滤波器，使得：在出现由所述脉冲发生器电路(2)产生的脉冲时，所述开关(8)闭合并且所述滤波器(7)对通过所述开关的所述振荡器输出信号(VCO-S)求均值以便将所述选点信号(VCO-E)提供给所述压控振荡器；

在缺乏由所述脉冲发生器电路(2)产生的脉冲时，所述开关(8)打开并且所述滤波器(7)存储常电平信号以便将所述选点信号(VCO-E)提供给所述压控振荡器；

所述装置的特征在于：所述低通滤波器包括第一RC网络和第二RC网络，所述第一RC网络和所述第二RC网络分别与第一低截止频率和第二高截止频率有关，所述第一低截止频率在缺乏所述基带串行信号的转变时确保存储功能，而所述第二高截止频率确保对接收信息的相位噪声进行滤波。

2.根据权利要求1所述的装置，其中，所述脉冲发生器电路(2)产生持续时间与所述基带串行信号(NRZ-D)的数据位的半个周期对应的脉冲。

3.根据权利要求2所述的装置，其中，所述脉冲发生器电路(2)包括延迟线路(3)和异或逻辑门(4)，所述延迟线路(3)用于将所述基带串行信号(NRZ-D)延迟所述基带串行信号的所述数据位的半个周期，所述异或逻辑门(4)允许比较所述基带串行信号(NRZ-D)和所述延迟线路(3)所延迟的基带串行信号(NRZ-R)。

4.根据权利要求3所述的装置，其中，所述延迟线路(3)是分布常数线路。

5.根据权利要求4所述的装置，其中，所述脉冲发生器电路(2)包含在单片式集成电路中。

6.根据权利要求1所述的装置，其中，所述低通滤波器包括被设计用来完成以下操作的电容器：一旦锁定所述锁相环，当所述开关闭合时，如果振荡器输出信号处于高态则所述电容器充电或者如果所述振荡器输出信号处于低态则所述电容器放电，以便将平均选点信号提供给所述压控振荡器；

当所述开关打开时，所述电容器存储电压以便将常选点信号提供给所述压控振荡器。

7.根据权利要求1所述的装置，其特征在于，还包括触发器(9)，通过在所述振荡器输出信号(VCO-S)的每个下降沿处复制所述基带串行信号，所述触发器(9)使得所述基带串行信号进行再同步。

8.根据权利要求1所述的装置，其中，所述压控振荡器是压控石英振荡器。

9.根据权利要求1所述的装置，其中，所述基带串行信号是NRZ信号。

10.根据权利要求7所述的装置，其中，所述基带串行信号是从承载所述基带串行信号的上升沿或下降沿的传输线路接收的，并且所述装置还包括能够重建所述基带串行信号的信息的二元状态的施密特触发器。

11.根据权利要求10所述的装置，还包括反相器(10)，所述反相器(10)将所述振荡器输出信号(VCO-S)进行反相以获得参考时钟(Hor-S)，以便对再同步的输出信息(NRZ-S)进行采样。

12.一种在基带串行链路上传输数字数据的系统，包括由通信信道连接的发射机和接收机，其特征在于，所述接收机包括根据前述权利要求中任一项所述的装置(1)。

说明书

用于重建NRZ信号时钟的装置和相关的传输系统

[0001] 本发明的领域涉及在通过通信信道连接的发射机和接收机之间的基带串行链路上的数字数据的传输。

[0002] 更具体地，本发明涉及用于重建在这种通信信道上传输的基带串行信息的时钟信号的装置，以及包括这种装置的数据传输系统。

[0003] 在基带串行数字链路中，需要在接收机处从接收的信号中提取由该接收的信号连续传输的数字数据和对应于这些数据的时钟信号。

[0004] 已知用于从接收的信号恢复位定时的两种方法。

[0005] 根据第一种方法，通过在通信信道上将时钟信号叠加到数据信号上而发射时钟信号。该第一种方法具有消耗部分需用于信号的发射功率，以及消耗部分通信信道的有用通带的缺陷。

[0006] 根据第二种方法，从信号的转变中重建时钟。因此需要发射信号使得接收机可以找到许多转变，甚至对于相同二进制位的序列也是这样。该限制排除了NRZ编码的使用(“Non Return to Zero”表示“不归零”编码)。

[0007] 今天，通常基于称作PLL的锁相环实现时钟提取电路，锁相环主要包括通过环路滤波器将选点信号提供给压控振荡器的相位比较器。因此，通过略微改变振荡器频率，PLL实现了由振荡器提供的时钟信号与接收的信号的相位的恒定匹配，以修正任何可能的相位偏移。

[0008] 更确切地，当信号(时钟和数据)不同相时，相位比较器产生误差电压。环路滤波器对该误差电压进行滤波并且其平均电压直接控制振荡器。相反地，当锁定环时，两个信号同相位并且不产生任何误差电压。

[0009] 在数据传输包括相同二进制位的长序列时(因此没有转变，特别是在NRZ编码的情况下)，没有任何误差电压并且振荡器易于偏移和中断锁定。

[0010] 然而，除了相对简单之外，NRZ编码拥有具有相对有限的频谱的优点，由于限制信号的频谱占用，所以这允许考虑其在窄带介质上的使用，或者在需要使串行数据传输占用的通带最小化的应用中使用。在使用唯一的共用传输线路以便在发射机和接收机之间传输电功率和双向数据的情况下，NRZ编码尤其表现出优点。

[0011] 本发明的目的在于提供一种允许从信号转变中重建基带串行信息的时钟信号的技术，该技术在没有转变时具有很好的不灵敏性。特别地，本发明旨在允许从NRZ信号的转变中重建时钟。

[0012] 因此，根据第一方面，本发明提供了一种重建基带串行信号的时钟信号的装置，包括：

[0013] 脉冲发生器电路，其适于在基带串行信号的每次上升或者下降转变时产生脉冲；

[0014] 锁相环，其包括产生振荡器输出信号的压控振荡器和将选点信号提供给该振荡器的滤波器，

[0015] 所述锁相环还包括在振荡器和滤波器之间插入的开关，由脉冲发生器电路的输出控制开关的切换，并且所述滤波器是低通滤波器，使得：

[0016] 在出现由脉冲发生器电路产生的脉冲时，开关闭合并且滤波器对通过该开关的振荡器输出信号求均值以便将选点信号提供给振荡器；

[0017] 在缺乏由脉冲发生器电路产生的脉冲时，开关打开并且滤波器存储常电平信号以便将选点信号提供给振荡器，

[0018] 该装置还包括触发器，该触发器通过在振荡器输出信号的每个下降沿复制所述基带串行信号，允许将所述基带串行信号进行再同步。

[0019] 该装置的某些优选而非限制性的方面如下：

[0020] 脉冲发生器电路产生持续时间对应于基带串行信号的数据位的半个周期的脉冲；

[0021] 脉冲发生器电路包括用于将基带串行信号延迟所述基带串行信号的数据位的半个周期的延迟线路，和允许比较基带串行信号和经延迟线路延迟的基带串行信号的异或逻辑门；

[0022] 延迟线路是分布常数线路；

[0023] 脉冲发生器电路包含在单片式集成电路中；

[0024] 低通滤波器包括选定的电容器：

[0025] 一旦锁定环，当开关闭合时，如果振荡器输出信号处于高态则充电或者如果振荡器输出信号处于低态则放电，以便将平均选点信号提供给振荡器；

[0026] 当开关打开时，存储电压以便将常选点信号提供给振荡器；

[0027] 低通滤波器具有两个截止频率：第一低截止频率和第二高截止频率，所述第一低截止频率在缺乏基带串行信号的转变时确保存储功能，而所述第二高截止频率确保对接收的信息的相位噪声进行滤波；

[0028] 振荡器是压控石英振荡器；

[0029] 基带串行信号是NRZ信号；

[0030] 基带串行信号是从传输线路接收的，该传输线路承载基带串行信号的上升沿或者下降沿并且还包括施密特触发器，该施密特触发器能够重建基带串行信号的信息的二元状态；以及

[0031] 该装置还包括反相器，该反相器允许将振荡器输出信号进行反相以获得参考时钟以便对再同步的输出信息进行采样。

[0032] 根据第二方面，本发明提供了一种在基带串行链路上的数字数据传输系统，其包括由通信信道连接的发射机和发射机，其中该接收机包括根据本发明第一方面的装置。

[0033] 通过阅读作为非限定性实施例给出的本发明优选实施方式的随后的详细说明，并且参考附图，本发明的其它方面、目的和优点将更好地表现出来，其中：

[0034] 图1是示出了根据本发明第一方面的装置的可能实施方式的示意图；

[0035] 图2示出了图1中不同信号的时序图；

[0036] 图3示出了可以用在本发明范围内的用于重建基带串行信号的二进制状态的施密特触发器。

[0037] 参考图1，已经示出根据本发明第一方面的可能实施方式的用于重建基带串行信号的时钟信号的装置1。

[0038] 这种装置1典型地用于设置在通过通信信道连接到发射机的接收机中。此处确定在发射机和接收机之间的数据双向传输范围内，发射机还包括符合本发明第一方面的重建时钟的装置。

[0039] 在本发明范围内，其转变被用于重建其时钟的基带串行信息典型地是NRZ信息。然而，本发明不限定于该具体的编码，并且很适合扩展至其它类型的编码，并且特别适合扩展至在相同二进制序列时不具有转变的编码。

[0040] 在图1中，标记“NRZ-In”表示在时钟重建装置1的输入端接收的NRZ-D串行数字信息。标记“NRZ-OUT”和“Ck-OUT”本身表示时钟重建装置1的输出，即分别是再同步的数字信息NRZ-S和对再同步的接收的数字信息NRZ-S进行采样时所使用的参考时钟Hor-S。

[0041] 如图2的时序图所示，当存在一连串相同的二进制位时，在时钟重建装置输入端接收的有效串行数字信息NRZ-D由不具有AT转变的二元状态序列组成。

[0042] 在此处确定可以不在发射机和接收机之间的通信信道上传输二元状态，而仅传输它们的转变。因此通信信道传送基带串行信号的上升沿或者下降沿。在示图的情况中，时钟重建装置1有利地包括能够重建基带串行信号信息的二元状态的施密特触发器。如图3所示，特别地，施密特触发器11可以由其后有RS触发器13的两个简单的比较器12a、12b(比较器12a对从具有高阈值的“Line-In”通信信道接收的信号进行比较，比较器12对从具有低阈值的“Line-In”通信信道接收的信号进行比较)来实现，RS触发器13确保存储暂态并提供NRZ-In信息。

[0043] 返回到图1，时钟重建装置1包括脉冲发生器电路2，该脉冲发生器电路2适于在所接收的信息NRZ-D的每次上升或者下降转变时产生脉冲。

[0044] 根据可能的实施方式，该脉冲发生器电路2包括延迟线路3，该延迟线路3用于将接收的信息NRZ-D延迟所述信息NRZ-D的数据位的半个周期。延迟线路3在其输出端提供延迟了半个二进制位的接收的数字信息NRZ-R(见图2的时序图)。

[0045] 延迟线路3优选地是分布常数线路(即，其长度依赖于期望的延迟的匹配线路)。在示图的情况中，脉冲发生器电路有利地可以包含在单片式集成电路中。

[0046] 延迟线路3还可以由集总常数线路(采取一系列LC网络的形式)，或者高转变率移位寄存器，或者甚至通过串联地布置一系列基本逻辑门构成。

[0047] 脉冲发生器电路2还包括异或逻辑门4，该异或逻辑门4允许比较接收的信息NRZ-D和经延迟的接收信息NRZ-R。因此，通过持续时间对应于所接收的信息的数据位的半个周期的逻辑状态1，在异或门4的输出端可获得的Cde-S信息中标记出接收的信息NRZ-D的上升或下降转变。

[0048] 在图2中示出对应于脉冲发生器电路2的输出的Cde-S信息的时序图。

[0049] 时钟重建装置1还包括锁相环5，当转变发生时(即在预定的暂时位置)该锁相环5允许在转变时刻实现自锁相(在360°的稳定位置)，但是当在所接收的信息NRZ-D中存在一系列0或1时可以缺乏转变。因此，锁相环5能够重建信息NRZ的时钟二进制位，完全支持转变的不足。注意到尽管转变的不足达到3000个连续的二进制位，但是发明人已经能够使时钟重建装置的良好功能有效。

[0050] 锁相环5包括压控振荡器6(根据英文名称Voltage Controlled Oscillator也称为VCO)和滤波器7，压控振荡器6产生周期的振荡器输出信号VCO-S，该振荡器输出信号VCO-S的频率与在其输入端施加的电压成比例，滤波器7将选点信号VCO-E提供给振荡器6。

[0051] 优选地，振荡器6是压控石英振荡器(VCXO或“Voltage Controlled Crystal Oscillator(压控晶体振荡器)”)。实际上，VCXO具有很有限的(低于中心频率的1％)且绝对已知的发射频率范围。

[0052] 锁相环5还包括在振荡器6和滤波器7之间插入的开关8，通过脉冲发生器电路2的输出Cde-S控制开关8的切换。

[0053] 当锁相环被锁相时，在开关8导通的持续时间期间，产生VCO振荡器6输出的上升转变。在开关8的输出端，线路的电状态在以下状态之间变化：

[0054] 高阻抗，开关打开。低通滤波器7保存先前采样电压的模拟存储。

[0055] 逻辑电平0：接近0V的电压值。

[0056] 逻辑电平1：接近电路供电电压的电压值(典型地为5V、3.3V、2.5V)。

[0057] 当开关8闭合时，即当脉冲发生器电路2将信号Cde-S置为1(工作状态)时，低通滤波器7对依赖于从压控振荡器6输出的信号VCO-S的相位误差的平均分量求积分。如果相位在一个方向偏移，则平均电压增大且信号VCO-S的频率也增大，如果相位在另一个方向偏移，则频率减少。这些频率偏移导致平均分量的增大或者减少，趋于使系统向稳定、锁相的状态收敛。

[0058] 此处注意到两个相位是理论上稳定的(0°和360°)，但实际上仅一个是稳定的。实际上，涉及平衡收敛的情况(小干扰引起电压趋于返回平衡点)，与平衡发散的另一情况(小干扰还将引起更大的不平衡，并且最终引起180°的旋转以便达到稳定的与收敛的平衡)。

[0059] 在缺乏由脉冲发生器电路2产生的脉冲的情况下，开关8打开且滤波器7存储恒定电平信号以便将选点信号VCO-E提供给振荡器6。

[0060] 更具体地说，低通滤波器7包括适于完成以下操作的元件：

[0061] 一旦锁定环，当开关8闭合时，如果振荡器输出信号VCO-S在高态则充电，或者如果振荡器输出信号VCO-S在低态则放电，以便将平均选点信号提供给振荡器；

[0062] 当开关8打开时，存储电压以便将常选点信号VCO-E提供给振荡器；

[0063] 同进入的信息的相位噪声相比较，确保重建时钟的相位噪声的滤波(减少)功能。

[0064] 注意到由发明人实施的试验已经证明对于缺乏转变(高达3000个连续的二进制位)的大的不灵敏性远超出了实际需要，以及在相同类型耦合器连续链接的情况下减少相位噪声的良好能力。

[0065] 还注意到，在认为VCO6的输入阻抗是无穷大时，这对于滤波器7的电容器的充电或放电没有影响。

[0066] 允许达到这些性能的低通滤波器7具有两个截止频率。例如这可以是一阶无源滤波器。

[0067] 第一截止频率(很低频率的截止)与元件R1和C2有关。正是该第一低频截止频率主要确保在没有接收信息转变情况下的“长期”存储功能。作为示例，通过以由1k欧姆(R1)与499欧姆(R2)的电阻和2.2微法的电容器(C2)构成的RC网络实现的低截止，申请人得到了一个很好的折中。在这些条件下，对于每秒25兆比特的信息而言，对缺乏二进制转变的抵抗为至少3000个二进制位。优选地，规定的值应该符合少于20％的公差。

[0068] 衰减器网络(R1和R2)允许对与R1和C1有关的第二(高频)截止频率的充分的剩余环路增益。正是该第二截止频率在主要提供所接收的信息的相位噪声的滤波的同时，允许实现稳定性(相位裕度)和暂态响应速率之间的最佳折中。

[0069] 对于重建与具有衰减的相位噪声的前例相符的信息的目的，高截止频率实际上允许限制高频的环路增益。关于最大化环路稳定性条件(相位裕度)、跟踪速率和噪声降低，申请人已经找到了最好的方法。已经给出非常良好折中的值是1k欧姆(R1)和22纳法(C1)，它们具有比20％更好的公差。

[0070] 图2示出了以下时序图：

[0071] 脉冲发生器电路输出的用于控制开关8的打开和闭合的信息Cde-S的时序图；

[0072] 对应于滤波之前振荡器6的选点信号的信息Cde-VCO的时序图；

[0073] 对应于滤波之后振荡器6的选点信号的信息VCO-E的时序图；

[0074] 对应于振荡器6的输出的信息VCO-S的时序图。

[0075] 如之前所指出的，信息Cde-S示出由所接收的信息NRZ-D的转变产生的脉冲。

[0076] 因此，信息Cde-VCO是没有脉冲(则开关8打开)时C1和C2中存储的值，而有脉冲(则开关8闭合)时复制振荡器的输出VCO-S。

[0077] 因此，在没有转变的情况下，当信息Cde-S失效(低态)时滤波器7所输出的信息VCO-E是恒定的(所述滤波器通过其电容器充当能够将恒定的选点信号存储并将其提供给振荡器的模拟存储器)，而当信息Cde-VCO复制振荡器的输出VCO-S时，滤波器7将平均控制电压提供给振荡器(滤波器通过其电容器的充电和放电充当允许将稳定的电压提供给振荡器的低通滤波器)。

[0078] 鉴于通过滤波器将稳定的控制电压提供给振荡器(其低通作用)，滤波器7的低通功能还允许在振荡器6的输出端获得具有低相位和振幅噪声的频率，这允许在采样之后重建具有比最初更低的相位噪声的信息NRZ。

[0079] 时钟重建装置1还包括允许将接收到的串行信号再同步的触发器9。

[0080] 如图1中所示，触发器9在振荡器输出信号VCO-S的每个下降沿，在输出端Q(在图2示出输出信息NRZ-S的时序图)复制在输入端D(经延迟的接收信息NRZ-R)可以获得的信号。

[0081] 时钟重建装置1还包括反相器10(非门)，该反相器10允许将振荡器输出信号VCO-S反相以获得参考时钟Hor-S以便对再同步的输出信息NRZ-S进行采样。

[0082] 除了支持所接收的不存在转变的串行数字信息的时钟二进制位的重建功能，以及在减少相位和振幅噪声的同时再生所接收的串行数字信息的功能之外，根据本发明第一方面的装置具有以下优点：

[0083] 相对简单并且容易复制；

[0084] 可以在ASIC或者混合的(模拟的和数字的)FPGA中实施；

[0085] 可以以高时钟速率(几十MHz)运行；

[0086] 不使用复杂的组件，因此对于航空标准DO254来说是容易调整的。

[0087] 在前例中，已经描述了根据本发明第一方面的装置的模拟实施。虽然本发明不限于这种实施类型并且因此可以以完全数字的版本实施(用于延迟功能的移位寄存器、数字振荡器VCO、由数字累加器替代的低通滤波器7)。应该注意该数字版本对于低频应用(例如直到每秒1兆比特)是更特别的。

[0088] 进一步说明本发明不限于根据第一方面的装置，而是可扩展到在基带串行链路上的数字数据传输系统，该数字数据传输系统包括由通信信道连接的发射机和接收机，其中接收机包括根据本发明第一方面的装置。

[0089] 这种系统例如是航空电子系统，该航空电子系统通过通信信道将中央控制器(发射机)连接到一个或者多个传感器或者飞行控制驱动器型的远程外围设备(接收机)。特别地，所述通信信道可以是双向数据信道。还可以共用连接具有外围设备控制器的线路以便传输电功率和双向数据。