储存器阵列结构及其局部字线驱动模块和驱动方法

摘要

本发明提供一种储存器阵列结构，包括：第一存储器阵列和第二存储阵列，所述第一存储器阵列包括第一子阵列，所述第二存储器阵列包括第二子阵列；所述第一子阵列和第二子阵列均包括耦合到局部字线和局部位线的若干存储器单元；全局字线驱动器；所述全局字线驱动器与所述第一存储器阵列和第二存储阵列相关联，所述全局字线驱动器耦合若干全局字线和解码信号线；局部字线驱动器，设置于所述第一子阵列和第二子阵列间；所述局部字线驱动器耦合第一子阵列的第一局部字线、第二子阵列的第二局部字线和对应的全局字线；驱动电路连接对应的解码信号线和局部字线驱动器。本发明储存器阵列将边界模块的面积降到最低，使其应用范围更加广泛。

权利要求

1.一种储存器阵列结构，其特征在于，包括：

第一存储器阵列(Bank0)和第二存储器阵列(Bank1)，所述第一存储器阵列(Bank0)包括第一子阵列(Bank0-0)，所述第二存储器阵列(Bank1)包括第二子阵列(Bank1-1)；所述第一子阵列(Bank0-0)和第二子阵列(Bank1-1)均包括耦合到局部字线和局部位线的若干存储器单元；

全局字线驱动器；所述全局字线驱动器与所述第一存储器阵列(Bank0)和第二存储器阵列(Bank1)相关联，所述全局字线驱动器耦合若干全局字线(mwl_n)和解码信号线；

局部字线驱动模块(7)，设置于所述第一子阵列(Bank0-0)和第二子阵列(Bank1-1)间；所述局部字线驱动模块(7)耦合第一子阵列(Bank0-1)的第一局部字线(lwl0)、第二子阵列(Bank1-1)的第二局部字线(lwl1)和对应的全局字线(mwl_n)；

驱动电路(6)连接对应的解码信号线和局部字线驱动模块(7)。

2.如权利要求1所述一种储存器阵列结构，其特征在于：所述第一局部字线(lwl0)和第二局部字线(lwl1)同行。

3.如权利要求1所述一种储存器阵列结构，其特征在于：所述解码信号线包括第一解码信号线(WLRSTe_0)和第二解码信号线(WLRSTe_1)；所述第一解码信号线(WLRSTe_0)和第二解码信号线(WLRSTe_1)连接所述驱动电路(6)。

4.如权利要求3所述一种储存器阵列结构，其特征在于：所述局部字线驱动模块(7)包括两个分别由第一存储器阵列地址线(bank0_1)和第二存储器阵列地址线(bank1_2)控制的开关管(N2、N2’)。

5.如权利要求4所述一种储存器阵列结构，其特征在于：所述开关管(N2、N2’)在对应的存储器阵列地址线(bank0_1、bank1_2)发出脉冲信号时打开。

6.如权利要求4所述一种储存器阵列结构，其特征在于：所述局部字线驱动模块(7)包括对称的第一局部字线驱动器和第二局部 字线驱动器；所述第一局部字线驱动器包括PMOS管P1，NMOS管N1，NMOS管N2和一个反向器INV1；P1管的漏极接第一局部字线驱动信号线(Wldrv0)，P1管源极接N1管的源极，N1管的漏极接字线的低电压；P1管和N1管的栅极接N2管的源极，N2管的漏极接全局字线(mwl_n)，N2管的栅极接第一存储器阵列地址线(bank0_1)；反向器INV1的输入端和第一局部字线(lwl0)、P1管的源极、N1管的源极相连，输出端与N1管的栅极、P1管的栅极以及N2管的源极相连；所述第二局部字线驱动器包括PMOS管P1’，NMOS管N1’，NMOS管N2’和一个反向器INV1’；P1’管的漏极接第二局部字线驱动信号线(Wldrv1)，P1’管源极接N1’管的源极，N1’管的漏极接字线的低电压；P1’管和N1’管的栅极接N2’管的源极，N2’管的漏极接全局字线(mwl_n)，N2’管的栅极接第二存储器阵列地址线(bank1_2)；反向器INV1’的输入端和第二局部字线(lwl1)、P1’管的源极、N1’管的源极相连，输出端与N1’管的栅极、P1’管的栅极以及N2’管的源极相连；

或者，所述局部字线驱动模块(7)包括对称的第一局部字线驱动器和第二局部字线驱动器；所述第一局部字线驱动器包括PMOS管P1，NMOS管N1，NMOS管N2和一个反向器INV1；P1管的源极接第一局部字线驱动信号线(Wldrv0)，P1管漏极接N1管的漏极，N1管的源极接字线的低电压；P1管和N1管的栅极接N2管漏极，N2管的源极接全局字线(mwl_n)，N2管的栅极接第一存储器阵列地址线(bank0_1)；反向器INV1的输入端和第一局部字线(lwl0)、P1管漏极、N1管漏极相连，输出端与N1管的栅极、P1管的栅极以及N2管的漏极相连；所述第二局部字线驱动器包括PMOS管P1’，NMOS管N1’，NMOS管N2’和一个反向器INV1’；P1’管的源极接第二局部字线驱动信号线(Wldrv1)，P1’管漏极接N1’管的漏极，N1’管的源极接字线的低电压；P1’管和N1’管的栅极接N2’管漏极，N2’管的源极接全局字线(mwl_n)，N2’管的栅极接第二存储器阵列地址线(bank1_2)；反向器INV1’的输入端和第二局部字线(lwl1)、P1’ 管漏极、N1’管漏极相连，输出端与N1’管的栅极、P1’管的栅极以及N2’管的漏极相连。

7.如权利要求6所述一种储存器阵列结构，其特征在于：所述驱动电路(6)连接所述第一解码信号线(WLRSTe_0)用于产生第一局部字线驱动信号，所述第一局部字线驱动信号输入所述第一局部字线驱动信号线(Wldrv0)；

所述驱动电路(6)连接所述第二解码信号线(WLRSTe_1)用于产生第二局部字线驱动信号，所述第二局部字线驱动信号输入所述第二局部字线驱动信号线(Wldrv1)。

8.如权利要求6所述一种储存器阵列结构，其特征在于：所述第一存储器阵列地址线(bank0_1)和第二存储器阵列地址线(bank1_2)连接所述局部字线驱动器。

9.一种局部字线驱动模块，其特征在于，包括：对称的第一局部字线驱动器和第二局部字线驱动器；所述第一局部字线驱动器包括PMOS管P1，NMOS管N1，NMOS管N2和一个反向器INV1；P1管的漏极接第一局部字线驱动信号线(Wldrv0)，P1管源极接N1管的源极，N1管的漏极接字线的低电压；P1管和N1管的栅极接N2管的源极，N2管的漏极接全局字线(mwl_n)，N2管的栅极接第一存储器阵列地址线(bank0_1)；反向器INV1的输入端和第一局部字线(lwl0)、P1管的源极、N1管的源极相连，输出端与N1管的栅极、P1管的栅极以及N2管的源极相连；所述第二局部字线驱动器包括PMOS管P1’，NMOS管N1’，NMOS管N2’和一个反向器INV1’；P1’管的漏极接第二局部字线驱动信号线(Wldrv1)，P1’管源极接N1’管的源极，N1’管的漏极接字线的低电压；P1’管和N1’管的栅极接N2’管的源极，N2’管的漏极接全局字线(mwl_n)，N2’管的栅极接第二存储器阵列地址线(bank1_2)；反向器INV1’的输入端和第二局部字线(lwl1)、P1’管的源极、N1’管的源极相连，输出端与N1’管的栅极、P1’管的栅极以及N2’管的源极相连；

或者，所述局部字线驱动模块包括对称的第一局部字线驱动器和 第二局部字线驱动器；所述第一局部字线驱动器包括PMOS管P1，NMOS管N1，NMOS管N2和一个反向器INV1；P1管的源极接第一局部字线驱动信号线(Wldrv0)，P1管漏极接N1管的漏极，N1管的源极接字线的低电压；P1管和N1管的栅极接N2管漏极，N2管的源极接全局字线(mwl_n)，N2管的栅极接第一存储器阵列地址线(bank0_1)；反向器INV1的输入端和第一局部字线(lwl0)、P1管漏极、N1管漏极相连，输出端与N1管的栅极、P1管的栅极以及N2管的漏极相连；所述第二局部字线驱动器包括PMOS管P1’，NMOS管N1’，NMOS管N2’和一个反向器INV1’；P1’管的源极接第二局部字线驱动信号线(Wldrv1)，P1’管漏极接N1’管的漏极，N1’管的源极接字线的低电压；P1’管和N1’管的栅极接N2’管漏极，N2’管的源极接全局字线(mwl_n)，N2’管的栅极接第二存储器阵列地址线(bank1_2)；反向器INV1’的输入端和第二局部字线(lwl1)、P1’管漏极、N1’管漏极相连，输出端与N1’管的栅极、P1’管的栅极以及N2’管的漏极相连。

10.如权利要求6所述一种储存器阵列结构的局部字线驱动方法，其特征在于，包括：

激活局部字线时，第一存储器阵列地址线(bank0_1)和第二存储器阵列地址线(bank1_2)中有一个变为脉冲型信号，将全局字线(mwl_n)的信息放入N2管，P1管，N1管和反向器INV1组成锁存器(mwl_n0)或开关管N2’管，P1’管，N1’管和反向器INV1’组成锁存器(mwl_n1)中；全局字线(mwl_n)被选中变为低电平，随后对应存储器阵列(Bank0、Bank1)的局部字线驱动信号线(wldrv0、wldrv1)变为高电平，并通过P1管或P1’管将对应的局部字线(lwl0、lwl1)打开，以减小在P1管和N1管中的穿通电流或减小在P1’管和N1’管中的穿通电流；

预充字线时，第一存储器阵列地址线(bank0_1)和第二存储器阵列地址线(bank1_2)中有一个变为脉冲型信号，将全局字线(mwl_n)的信息放入N2管，P1管，N1管和反向器INV1组成锁存 器(mwl_n0)或开关管N2’管，P1’管，N1’管和反向器INV1’组成锁存器(mwl_n1)中；对应存储器阵列(Bank0、Bank1)的局部字线驱动信号线(wldrv0、wldrv1)变为低电平，通过P1管和N2管或者P1’管和N2’管将对应的局部字线(lwl0、lwl1)向低电平驱动，然后全局字线(mwl_n)变为高电平。

说明书

储存器阵列结构及其局部字线驱动模块和驱动方法

【技术领域】

[0001] 本发明涉及计算机技术领域，特别涉及一种储存器阵列结构及其操作方法。【背景技术】

[0002] 请参阅图1所示，随着工艺尺寸的缩小，为减小单元尺寸的面积，采用开路位线结构。1，3，5是存储阵列，由一根或多根字线wl和位线(BL_0、BL_e)组成，2，4是灵敏放大器阵列，由一个或多个灵敏放大器组成。当对存储阵列3进行操作时，3中的字线WL被激活，其它的字线处于未激活状态，与该字线相连的存储单元的信息通过与存储单元相连的位线，如图1中偶数位线BL_e和奇数位线BL_o，传递到2，4中的灵敏放大器，通过该灵敏放大器可以对存储单元进行读写操作。输入到2，4的位线有两种，一种来自于要进行操作的存储阵列，用于传递存储单元中的信息，另一种来自于未被激活的存储阵列，作为灵敏放大器的比较基准，因此需要2和4两个灵敏放大器阵列来处理一根字线上的存储单元的数据。
而且对于任何一个存储阵列的读写操作都需要另两块相邻的存储阵列提供基准位线。

[0003] 请参阅图2所示一种存储器芯片结构图。该存储器芯片分成四个存储器阵列(bank)是由JEDEC的标准决定的，实际上，根据JEDEC标准对于不同的存储器容量和技术规格(DDR，DDR2 or DDR3)，bank数量都是有明确规定的。该储存器芯片主要分为四部分：存储阵列(ARRAY)、周边电路(SPINE)、行解码和字线驱动(RIB)、列解码和读写放大器(JDC)。
图2中，考虑到存取时间和性能稳定性等的限制，存储器被分为四个存储阵列(bank)，每一个都有相对应的RIB和JDC，在每个存储阵列中又分为几个横向的存储子阵列。由于采用
开路位线结构，如前所述，需要在存储阵列中加入多余的存储模块以提供基准位线，该多余的存储模块被称为边界模块，如图2中标号100所示，边界模块100中的存储单元无法被存取，浪费了芯片面积。为了减少多余存储模块的面积，如图3所示，100的两个边界模块具有相同的行地址，每一个边界模块中只有一半的位线被使用，因此两个边界模块和在一起所含有的物理存储单元是正常模块的两倍，但可以存取的单元个数和正常模块相同；将每一个边界模块中的没被使用的存储单元进行存储使用，该方法可以减少一半被浪费的芯片面积。

[0004] 如图4中所示，1，3，5是存储模块由多个存储单元组成。2，4是读写放大器模块；6是读写放大器和局部字线驱动器控制信号的驱动电路；7是局部字线驱动器模块由多个局部字线驱动器模块组成。WLo是偶数局部字线；WLe是奇数局部字线；BL_o是偶数位线；BL_e是奇数位线；WLRSTo是偶数局部字线的解码信号；WLRSTe是奇数局部字线的解码信号。

[0005] 由于版图面积的限制，采用奇偶局部字线分布驱动的方式，左边的局部字线驱动器模块7驱动奇数字线，右边的局部字线驱动器模块7驱动偶数字线，局部字线驱动器模块7同时驱动左右两根局部字线。

[0006] 局部字线驱动器模块7中的局部字线驱动器如图5所示：mwl_n是全局字线，由除最低两位行地址以外的行地址解码译出；wldrv和wlrst是由最低两位行地址解码译出，在图4中表示为WLRSTe或WLRSTo；lwl是局部字线。其操作方式如图6所示：激活字线时，全局字线mwl_n先被选中变为低电平，然后wlrst也被选中变为低电平，随后wldrv变为高电平，并通过P1管将局部字线lwl打开，以减小在P1和N1中的穿通电流；预充字线时，wlrst变为高电平，同时wldrv变为低电平，通过P1和N2管将局部字线lwl向低电平驱动，然后mwl_n变为高电平。
【发明内容】

[0007] 本发明提供一种储存器阵列结构及其局部字线驱动模块和驱动方法，在储存器宽度不便的情况下有效减少存储器的边界模块，以降低储存器的高度。

[0008] 为了实现上述目的，本发明一种储存器阵列结构采用如下技术方案：

[0009] 一种储存器阵列结构，其特征在于，包括：

[0010] 第一存储器阵列和第二存储阵列，所述第一存储器阵列包括第一子阵列，所述第二存储器阵列包括第二子阵列；所述第一子阵列和第二子阵列均包括耦合到局部字线和局部位线的若干存储器单元；

[0011] 全局字线驱动器；所述全局字线驱动器与所述第一存储器阵列和第二存储阵列相关联，所述全局字线驱动器耦合若干全局字线和解码信号线；

[0012] 局部字线驱动模块，设置于所述第一子阵列和第二子阵列间；所述局部字线驱动模块耦合第一子阵列的第一局部字线、第二子阵列的第二局部字线和对应的全局字线；

[0013] 驱动电路连接对应的解码信号线和局部字线驱动模块。

[0014] 为了实现上述目的，本发明一种局部字线驱动模块采用如下技术方案：

[0015] 一种局部字线驱动模块，包括：对称的第一局部字线驱动器和第二局部子线驱动器；所述第一局部字线驱动器包括PMOS管P1，NMOS管N1，NMOS管N2和一个反向器INV1；P1管的漏极接第一局部字线驱动信号线，P1管源极接N1管的源极，N1管的漏极接字线的
低电压；P1管和N1管的栅极接N2管的源极，N2管的漏极接全局字线，N2管的栅极接第一
存储器阵列地址线；反向器INV1的输入端和第一局部字线、P1管的源极、N1管的源极相连，输出端与N1管的栅极、P1管的栅极以及N2管的源极相连；所述第二局部字线驱动器包括
PMOS管P1’，NMOS管N1’，NMOS管N2’和一个反向器INV1’；P1’管的漏极接第二局部字线驱动信号线，P1’管源极接N1’管的源极，N1’管的漏极接字线的低电压；P1’管和N1’管的栅极接N2’管的源极，N2’管的漏极接全局字线，N2’管的栅极接第二存储器阵列地址线；
反向器INV1’的输入端和第二局部字线、P1’管的源极、N1’管的源极相连，输出端与N1’管的栅极、P1’管的栅极以及N2’管的源极相连；

[0016] 或者，所述局部字线驱动模块包括对称的第一局部字线驱动器和第二局部子线驱动器；所述第一局部字线驱动器包括PMOS管P1，NMOS管N1，NMOS管N2和一个反向器INV1；P1管的源极接第一局部字线驱动信号线，P1管漏极接N1管的漏极，N1管的源极接字线的
低电压；P1管和N1管的栅极接N2管漏极，N2管的源极接全局字线，N2管的栅极接第一存
储器阵列地址线；反向器INV1的输入端和第一局部字线、P1管漏极、N1管漏极相连，输出端与N1管的栅极、P1管的栅极以及N2管的漏极相连；所述第二局部字线驱动器包括PMOS
管P1’，NMOS管N1’，NMOS管N2’和一个反向器INV1’；P1’管的源极接第二局部字线驱动信号线，P1’管漏极接N1’管的漏极，N1’管的源极接字线的低电压；P1’管和N1’管的栅极接N2’管漏极，N2’管的源极接全局字线，N2’管的栅极接第二存储器阵列地址线；反向器INV1’的输入端和第二局部字线、P1’管漏极、N1’管漏极相连，输出端与N1’管的栅极、P1’管的栅极以及N2’管的漏极相连。

[0017] 为了实现上述目的，本发明一种储存器阵列的局部字线驱动方法采用如下技术方案：

[0018] 一种储存器阵列的局部字线驱动方法，包括：

[0019] 激活局部字线时，第一存储器阵列地址线和第二存储器阵列地址线中有一个变为脉冲型信号，将全局字线的信息放入mwl_n0或mwl_n1中；全局字线被选中变为低电平，随后对应存储器阵列的局部字线驱动信号线变为高电平，并通过P1管或P1’管将对应的局部字线打开，以减小在P1管和N1管中的穿通电流或减小在P1’管和N1’管中的穿通电流；

[0020] 预充字线时，第一存储器阵列地址线和第二存储阵列地址线中有一个变为脉冲型信号，将全局字线的信息放入mwl_n0或mwl_n1中；对应存储器阵列的局部字线驱动信号线变为低电平，通过P1管和N2管或者P1’管和N2’管将对应的局部字线向低电平驱动，然后全局字线变为高电平。

[0021] 与现有技术相比，本发明具有以下优点：本发明一种储存器阵列结构，将第一存储器阵列Bank0和第二存储阵列Bank1分成若干子阵列，然后第一存储器阵列Bank0和第二存储阵列Bank间隔排布，通过一个局部字线驱动器可以驱动相邻的两个输入不同存储器
阵列的子阵列；这种排布结构将边界模块的面积降到最低，且相对于现有储存器阵列高度也有所降低，使其应用范围更加广泛，在性能不受影响的情况下，能够应该用于更狭小的空间。
【附图说明】

[0022] 图1是现有技术采用开路位线结构的存储器阵列结构示意图；

[0023] 图2是现有技术一种存储器芯片结构示意图；

[0024] 图3是现有技术一种存储器芯片结构示意图；

[0025] 图4是现有存储器阵列结构示意图；

[0026] 图5为现有局部字线驱动器结构示意图；

[0027] 图6为现有局部字线驱动器的操作时序示意图；

[0028] 图7为图3所示存储器芯片中左半部份两个存储阵列和其相应的行、列解码电路示意图；

[0029] 图8为将图7中上半部分存储阵列中的偶数模块堆叠在奇数模块的上面的示意图；

[0030] 图9为将图7中上、下部分存储阵列中的偶数模块堆叠在奇数模块的上面，然后交叉组合后的示意图；

[0031] 图10为将图3所示存储器芯片进行拆分、堆叠后的结构示意图；

[0032] 图11为图10所示存储器芯片的一种变化示意图；

[0033] 图12为图10所示储存器芯片的另一种变化的示意图；

[0034] 图13为本发明存储器阵列结构示意图；

[0035] 图14为本发明局部字线驱动模块的结构示意图；

[0036] 图15为本发明存储器阵列的局部字线驱动器操作时序图；

[0037] 图16为本发明局部字线驱动模块的另一种结构的示意图。【具体实施方式】

[0038] 下面结合附图对发明做进一步详细描述。

[0039] 图7为图3中左半部份两个存储阵列和其相应的行、列解码电路，1”到8”和1’到8’是将存储阵列分为8个存储子阵列，每一块子阵列中含有相同的存储单元数量。首先，将图7中上部分存储阵列中的偶数子阵列堆叠在奇数子阵列的上面，如图8所示；然后对下半部分存储阵列也同样处理；再将上下两个存储阵列交叉组合在一起如图9所示，其中1”～
8”是来自于图3的左上部分，1’～8’是来自图3的左下部分。最后将图3中的右半部分
如前处理，得到如图10的新的芯片结构，对比图3和图10，偶数和奇数子阵列堆叠处的边界模块去除，新的芯片结构可以减少一半的多余单元(边界模块100)面积。

[0040] 图10所示存储器芯片可以通过以下方式进行操作：

[0041] 图10中，1”～8”属于图3中的左上存储阵列，1’～8’属于图3中的左下存储阵列，a’～g’属于图3中的右上存储阵列，a～g属于图3中右下存储阵列。芯片采用分级行解码，全局和局部字线方式驱动字线。左边的2”，4”，6”，8”和2’，4’，6’，8’共用全局字线，1”，3”，5”，7”和1’，3’，5’，7’共用全局字线，右边的a，c，e，g和a’，c’，e’，g’共用全局字线，b，d，f，h和b’，d’，f’，h’共用全局字线。每一个小的子阵列，如1”或者1’有独立的局部字线。当要激活其1”，3”，5”，7”中的一根字线时，由行地址决定的和1’，3’，5’，7’共用的全局字线被选中，同时只有属于1”，3”，5”，7”的局部字线被选中，在字线上连接的单元被读出，当预充电该字线时，1”，3”，5”，7”的局部字线被关闭，局部字线上连接的所有单元被预充电；若与它复用同一根全局字线的1’，3’，5’，7’不是在激活同一根全局字线的情况下，这根全局字线被关闭；若与它复用同一根全局字线的1’，3’，5’，7’是在激活同一根全局字线的情况下，这根全局字线保持选中状态。

[0042] 图10所示存储器阵列结构还可以变化如图11所示存储器阵列结构。图11中，1”～8”属于图3中的左上存储阵列，1’～8’属于图3中的左下存储阵列，a’～g’属于图
3中的右上存储阵列，a～g属于图3中右下存储阵列。左边的2”，4”，6”，8”和2’，4’，6’，
8’共用全局字线，1”，3”，5”，7”和1’，3’，5’，7’共用全局字线，右边的a，c，e，g和a’，c’，e’，g’共用全局字线，b，d，f，h和b’，d’，f’，h’共用全局字线。每一个小子阵列，如1”或者1’有独立的局部字线。

[0043] 图10所示存储器阵列结构还可以变化如图12所示存储器阵列结构。图12中，1”～8”属于图3中的左上存储阵列，1’～8’属于图3中的左下存储阵列，a’～g’属于图
3中的右上存储阵列，a～g属于图3中右下存储阵列。左边的2”，4”，6”，8”和2’，4’，6’，
8’共用全局字线，1”，3”，5”，7”和1’，3’，5’，7’共用全局字线，右边的a，c，e，g和a’，c’，e’，g’共用全局字线，b，d，f，h和b’，d’，f’，h’共用全局字线。每一个小子阵列，如1”或者1’有独立的局部字线。

[0044] 请参阅图13所示，为本发明新的存储器阵列结构示意图，与图4所示旧的存储器阵列结构相比，本发明新的存储器阵列结构中，将局部字线驱动器模块7中的局部字线驱动器变为两个，分别驱动左右两个不同bank的局部字线。请参阅图13所示，本发明存储器阵列结构包括第一存储器阵列Bank0和第二存储器阵列Bank1，Bank0包括一个第一子阵列Bank0_0，Bank1包括一个第二子阵列Bank1_1；第一子阵列Bank0_0和第二子阵列Bank1_1相邻设置，第一子阵列Bank0_0和第二子阵列Bank1_1间设有一个局部字线驱动器模块7，该局部字线驱动器模块7耦合第一子阵列Bank0_0的局部字线lwl0和第二子阵列Bank1_1的局部字线lwl1，局部字线lwl0、lwl1位于同一行；即一个局部字线驱动模块7可以驱动左右两个相邻的属于不同存储阵列的局部字线。

[0045] 局部字线驱动器模块7的电路示意图如图14所示，包括对称的第一局部字线驱动器和第二局部子线驱动器；左边的第一局部字线驱动器包括PMOS管P1，NMOS管N1，N2和一个反向器INV1，P1管的漏极或源极接第一局部字线驱动信号线Wldrv0，P1管源极或漏极接第一局部字线lwl0和N1的源极或漏极，N1的漏极或源极接字线的低电压；P1和N1的
栅极接N2的源极或漏极，N2的漏极或源极接全局字线mwl_n，N2的栅极接第一存储器阵列地址线bank0_1；反向器INV1的输入端和P1，N1的源极或漏极相连，输出端与N1，P1的栅极以及N2的源极或漏极相连。注：N1，N2，P1的源漏可以互换。右边的第二局部字线驱动器包括PMOS管P1’，NMOS管N1’，N2’和一个反向器INV1’，P1’管的漏极或源极接第二局部字线驱动信号线Wldrv1，P1’管源极或漏极接第二局部字线lwl1和N1’的源极或漏极，N1’的漏极或源极接字线的低电压；P1’和N1’的栅极接N2’的源极或漏极，N2’的漏极或源极接全局字线mwl_n，N2’的栅极接第二存储器阵列地址线bank1_2；反向器INV1’的输入端和P1’，N1’的源极或漏极相连，输出端与N1’，P1’的栅极以及N2’的源极或漏极相连。
注：N1’，N2’，P1’的源漏可以互换。BANK信号由BANK地址解码得到；第一存储器阵列地址信号输入第一存储器阵列地址线bank0_1中，第二存储器阵列地址信号输入第二存储器阵列地址线bank1_2中；BANK地址即是块地址。

[0046] 由于共用全局字线，因此通过加入两个由bank地址(Bank0_1、Bank1_2)控制的开关管N2使操作一个bank时不会对另一个bank造成影响；由于加入了开关管N2(N2’)，
P1(P1’)，N1(N1’)和INV1(INV1’)组成锁存器使mwl_n0/mwl_n1的信息不会丢失。

[0047] 本发明新的储存器阵列的操作方式如图15所示：激活局部字线时，Bank0_1、Bank1_2中有一个变为脉冲型信号，将全局字线mwl_n的信息放入mwl_n0/1(INV0/1的输
出端)中；全局字线mwl_n先被选中变为低电平，随后对应bank的wldrv变为高电平，并
通过P1(P1’)管将局部字线lwl0(lwl1)打开，以减小在P1(P1’)和N1(N1’)中的穿通电
流；预充字线时，Bank0_1、Bank1_2中有一个变为脉冲型信号，将全局字线mwl_n的信息放入mwl_n0/1中；对应bank的wldrv变为低电平，通过P1(P1’)和N2(N2’)管将局部字线
lwl0(lwl1)向低电平驱动，然后mwl_n变为高电平。

[0048] 由于每一个局部字线驱动器7驱动的局部字线的长度变为原来的一半，因此驱动管的尺寸变为原来的一半；而用于保持数据的inverter不需要驱动大的负载，因此可以采用很小的尺寸；因而虽然相对于原设计加入了4个元件和三条控制线，版图的大小基本未变。图14中的结构还可以变为图16中的结构；基本结构与图14相同，不同的是多两个反向器INV2、INV2’及反向器的连接方式；左边的第一局部字线驱动器中，INV1的输入端和反向器INV2的输出端相连，反向器INV1的输出端和反向器INV2的输入端相连后与N1，P1的
栅极以及N2的源极或漏极相连。右边的第二局部字线驱动器中，INV1’的输入端和反向器INV2’的输出端相连，反向器INV1’的输出端和反向器INV2’的输入端相连后与N1’，P1’的栅极以及N2’的源极或漏极相连。注：N1，N2，P1的源漏极可以互换。