制作互补型金属氧化物半导体器件的方法

摘要

本发明提出了一种制作互补型金属氧化物半导体器件的方法，包括下列步骤：a：提供第一器件和与所述第一器件类型相反的第二器件，所述第一器件具有第一栅极，所述第二器件具有第二栅极，所述第一器件和第二器件的上方形成有第一氧化层，所述第一氧化层的上方形成有高应力层；b：以所述第一氧化层为刻蚀阻挡层并去除所述第二器件上方的所述高应力层；c：进行退火工艺；d：以所述第一氧化层为刻蚀阻挡层并去除所述第一器件上方的所述高应力层；e：在所述第二器件上方形成掩模层；f：刻蚀所述第一器件上方的所述氧化层，使所述第一器件上方的所述第一氧化层的顶部与所述第二器件上方的剩余的所述第一氧化层的顶部平齐，然后去除所述掩模层。

权利要求

1.一种制作互补型金属氧化物半导体器件的方法，包括下列步骤：a：提供第一器件和与所述第一器件类型相反的第二器件，所述第一器件具有第一栅极，所述第二器件具有第二栅极，所述第一器件和第二器件的上方形成有第一氧化层，所述第一氧化层的上方形成有高应力层；

b：以所述第一氧化层为刻蚀阻挡层并去除所述第二器件上方的所述高应力层；

c：进行退火工艺；

d：以所述第一氧化层为刻蚀阻挡层并去除所述第一器件上方的所述高应力层；

e：在所述第二器件上方形成掩模层；

f：刻蚀所述第一器件上方的所述氧化层，使所述第一器件上方的所述第一氧化层的顶部与所述第二器件上方的剩余的所述第一氧化层的顶部平齐，然后去除所述掩模层。

2.如权利要求1所述的方法，还包括下列步骤：g：在剩余的所述第一氧化层的上方沉积第二氧化层；

h：刻蚀所述第一栅极和所述第二栅极上的第二氧化层以及所述剩余的所述第一氧化层，露出所述第一栅极和所述第二栅极；

i：在所述第一栅极和所述第二栅极上形成金属层；

j：去除剩下所有的所述第一氧化层和所述第二氧化层。

3.如权利要求1所述的方法，其特征在于，所述刻蚀第一器件上方的所述氧化层的方法为回蚀方法。

4.如权利要求1所述的方法，其特征在于，所述形成第一氧化层的厚度为125~145埃。

5.如权利要求1或4所述的方法，其特征在于，所述形成第一氧化层的厚度为130埃。

6.如权利要求1所述的方法，其特征在于，所述形成高应力层的厚度为450~550埃。

7.如权利要求1或6所述的方法，其特征在于，所述形成高应力层的厚度为500埃。

8.如权利要求1所述的方法，其特征在于，所述第一器件和所述第二器件选自NMOS器件或PMOS器件。

说明书

制作互补型金属氧化物半导体器件的方法

技术领域

[0001] 本发明涉及半导体制作工艺，特别涉及制作互补型金属氧化物半导体器件的方法。

背景技术

[0002] 集成电路的制作需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件。考虑到操作速度、耗电量及成本效率的优异特性，CMOS(互补型金属氧化物半导体)技术目前是最有前景的用于制作复杂电路的方法之一。在使用COMS技术制作复杂的集成电路时，有数百万个晶体管(例如，N沟道晶体管与P沟道晶体管)形成于包含结晶半导体层的衬底上。不论是N沟道晶体管还是P沟道晶体管，CMOS晶体管都含有所谓的PN结，PN结由以下两者的界面形成：高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。

[0003] 在CMOS晶体管结构中，用形成于沟道区附近且通过薄绝缘层而与该沟道区分隔的栅极电极来控制沟道区的导电率，例如控制导电沟道的驱动电流能力。当在栅极电极上施加适当的控制电压形成导电沟道后，沟道区的导电率取决于掺杂浓度和多数电荷载流子的迁移率。对于沟道区在晶体管宽度方向的给定延伸部分而言，沟道区的导电率取决于源极区与漏极区之间的距离，该距离也被称作沟道长度。因此，沟道区的导电率是决定CMOS晶体管效能的主要因素。因此，减小沟道长度以及减小与沟道长度相关联的沟道电阻率，成为用来提高集成电路操作速度的重要设计准则。

[0004] 然而，持续缩减晶体管尺寸从而减小沟道长度会带来诸多问题，例如沟道的可控性减小(这也被称为短沟道效应)。这些问题必须加以克服，以免过度地抵消掉逐步减小CMOS晶体管沟道长度所得到的优势。另外，持续减小关键尺寸(例如，晶体管的栅极长度)还需要相适应的工艺技术或开发更复杂的工艺技术用来补偿短沟道效应，因此从工艺角度上看会越来越困难。目前已提出从另一个角度来提高晶体管的开关速度，即通过对于给定沟道长度增大沟道的电子载流子迁移率。这种提高载流子迁移率的方法可以避免或至少延缓在与装置缩放尺寸相关联的工艺中所遇到的许多问题。

[0005] 用来增加电荷载流子迁移率的一个有效机制是改变沟道内的晶格结构，例如通过在沟道区附近产生拉伸或压缩应力以便在沟道内产生对应的应变，而拉伸或压缩会分别造成电子和空穴迁移率的改变。例如，就标准的晶向而言，在沟道区中沿沟道长度方向产生单轴拉伸应变会增加电子的迁移率，其中，取决于拉伸应变的大小和方向，可增加迁移率达百分之五十或更多。迁移率的增大可直接转化成导电率的提高。另一方面，就P型晶体管的沟道区而言，单轴压缩应变可增加空穴的迁移率，从而提高P型晶体管的导电率。目前看来，在集成电路制作中引进应力或应变技术是对于下一代技术节点而言极有前景的方法。因为，受应变的硅可视为是一种“新型”的半导体材料，这使得制作速度更快的半导体器件成为可能而不需另外开发昂贵的新型半导体材料，同时也可兼容目前所普遍使用的半导体工艺制作技术。

[0006] 在晶体管的沟道区附近产生拉伸或压缩应力有几种方式，例如使用永久性应力覆盖层、间隔层元件等产生外部应力，以便在沟道内产生所需要的应变。这些方法虽然看起来很有效也很有前景，但对于例如以接触层、间隙壁(spacer)等来提供外部应力至沟道内以产生所需要的应变时，施加外部应力产生应变的工艺可能取决于应力传递机构的效率。因此，对于不同的晶体管类型，必须提供不同的应力覆盖层，这会导致增加多个额外的工艺步骤。特别是，如果增加的工艺步骤是光刻步骤的话，会使整体的生产成本显著增加。

[0007] 因此，目前更为普遍应用的在沟道区产生应变的技术是一种被称为“应力记忆(SMT)”的技术。在半导体器件的中间制作阶段，在栅极电极附近形成大量非晶化区，然后在晶体管区域上方形成应力层，在该应力层的存在下，可使该非晶化区重结晶。在用于使晶格重结晶的退火工艺期间，在该应力层产生的应力下，晶体会成长并且产生受应变的晶格。在重结晶后，可移除该应力层(因此这种应力层也被称为“牺牲”应力层)，而在重结晶的晶格部分内仍可保留一些应变量。虽然这种效应产生的机制目前尚未完全了解，但大量实验已证实，在覆盖的多晶硅栅极电极中会产生某一程度的应变，即使引发应力的层(即牺牲应力层)移除后，这种应变仍会存在。由于在移除该初始应力层后栅极结构仍维持着某些应变量，对应的应变也可转移到再成长的晶体部分，从而也可保持某一部分的初始应变。

[0008] 该应力记忆技术有利于与其它的“永久性”应变引发源结合，例如受应力的接触式蚀刻停止层、受应变的嵌入式半导体材料等等，以便增加应变引发机构的整体效率。不过，这可能需要额外的光刻步骤来对与晶体管类型有关的额外牺牲应力层进行构图，从而使整体的生产成本增加。应力记忆技术能够诱发应力与MOSFET的沟道区域，借此改善先进工艺(例如65纳米工艺)的元件特征。

[0009] 早期的CMOS元件是由金属栅极层、氧化硅栅介电层与半导体硅衬底所组成的。但是，因为大多数的金属对于氧化硅的附着力不佳，所以现在的栅极层大多以多晶硅来制作。不过，使用多晶硅却衍生出其他的问题，例如元件效能因多晶硅的阻值太高而变差。所以，目前所采用的方式是在元件形成之后进行硅化工艺，以在栅极层与源极/漏极区上形成一层金属硅化物，从而降低元件的阻值。另一方面，在一晶片上通常可区分为主元件区与周边电路区，其中位于主元件区中的元件例如包括存储器单元、静电放电保护电路等。由于位于主元件区中的元件，相较于周边电路区中的元件需要较高的阻值。因此，在进行上述的硅化工艺时，需要一层阻挡层将不需要形成金属硅化物的部分覆盖起来。特别是由于阻挡层所覆盖的区域，不需要再额外覆盖其他的膜层，即可避免硅化反应的发生，因此阻挡层又称为自对准硅化物阻挡层。自对准硅化物(SAB)工艺是半导体制作中常用的一种制作自对准硅化物阻挡层的工艺，它能够在源极、漏极以及栅极的表面产生低阻抗的硅化物，从而大幅度减少该区域的寄生阻抗。

[0010] 传统的采用SMT以及SAB技术制作CMOS器件的方法如图1A至1G所示。

[0011] 首先，如图1A所示，提供一基底101，该基底101具有在其上形成并被浅沟槽彼此隔开的PMOS器件103和NMOS器件104，PMOS器件103和NMOS器件104共同构成的CMOS器件，浅沟槽的底部和侧壁上具有沟槽衬里层133，且浅沟槽中填充有绝缘物层134。PMOS器件103的第一栅极130以及NMOS器件104的第二栅极131分别形成于PMOS器件103与NMOS器件104区域。第一栅极130包括第一栅氧化层105A与第一栅极材料层106A，第二栅极131包括第二栅氧化层105B与第二栅极材料层106B。第一栅氧化层105A以及第二栅氧化层105B形成于基底101上。第一栅极材料层106A以及第二栅极材料层106B分别形成于第一栅氧化层105A以及第二栅氧化层105B之上，栅极材料层的材料可以是但不限于多晶硅。在第一栅极130的侧壁上形成间隙壁绝缘层109A、109A’，在第二栅极131的侧壁上形成间隙壁绝缘层109B、109B’，材料可以是但不限于氧化硅。沉积并刻蚀形成PMOS器件103的间隙壁层108A、108A’以及NMOS器件104的间隙壁层108B、108B’，间隙壁层的材料可以是但不限于氮化硅。进行离子注入工艺，形成PMOS器件103的源/漏极107A、107A’的以及NMOS器件104的源/漏极107B、107B’。

[0012] 接着，如图1B所示，在整个结构上方沉积第一氧化层110，材料可以是但不限于氧化硅，厚度大约为120～140埃。接着，在第一氧化层110的上方形成一层高应力层111。

[0013] 然后，如图1C所示，在NMOS器件104区域的上方涂敷一层光刻胶层140，即暴露出PMOS器件103区域，以第一氧化层110为刻蚀阻挡层，刻蚀去除PMOS器件103区域上方的高应力层111。然后进行退火步骤，使应力被记忆在NMOS器件104区域。

[0014] 接下来，如图1D所示，以灰化方式去除光刻胶层140，并以第一氧化层110为刻蚀阻挡层，刻蚀去除在NMOS器件104区域剩余的高应力层111。

[0015] 接着，如图1E所示，在整个结构上方沉积形成第二氧化层112，材料可以是但不限于氧化硅，厚度大约为180～220埃，优选为200埃。

[0016] 然后，如图1F所示，在第二氧化层112的上方沉积形成具有图案的光刻胶层(未示出)，并进行刻蚀工艺，去除部分第二氧化层112以及第一氧化层110，以留出将来要形成金属层的位置。然后在去除具有图案的光刻胶层(未示出)之后，在第一栅极130以及第二栅极131上预留的位置形成金属层113A与113B。

[0017] 最后，如图1G所示，刻蚀去除剩余的第二氧化层112以及剩余的第一氧化层110。

[0018] 然而，上述传统的采用SMT以及SAB结合的方法制作CMOS器件会导致过度刻蚀的情况发生，这是不期望的。这是由于，在以第一氧化层110为刻蚀阻挡层刻蚀去除PMOS器件103区域的高应力层111时，为了保证该区域的高应力层能被彻底去除，会采用过刻蚀的方法。即，即使刻蚀到了第一氧化层110也要继续刻蚀一段时间。而在刻蚀去除NMOS器件104区域的高应力层111时，PMOS器件103区域上面的第一氧化层110在此过程中也被刻蚀去除一部分，这样，当整个高应力层111全部被去除时，会出现PMOS器件103上面保留的第一氧化层110A部分的厚度与NMOS器件104上面保留的第一氧化层110B部分的厚度相差甚多的情况，如图2所示。这样在进行到去除整个剩余的第一氧化层110A与110B的步骤时，为了彻底清除全部的第一氧化层110A与110B，当NMOS器件104区域上面的第一氧化层110B层去除干净时，PMOS器件103区域由于第一氧化层110A比第一氧化层110B厚度小，会发生过刻蚀情况，即第一栅极130、间隙壁绝缘层109A和109A’、间隙壁层108A和
108A’、基底101以及绝缘物134均有可能受到一定程度上的损伤，导致器件关键尺寸的偏差，这样会降低半导体器件的整体性能，降低良品率，这种情况是不希望看到的。

[0019] 另外，由于在去除NMOS器件104区域的高应力层111时，PMOS器件103区域暴露，且由于此时NMOS器件104上还覆盖有高应力层111，NMOS器件104与PMOS器件103的高度相差太多，整个结构起伏过大，无法形成具有图案的光刻胶，用以阻挡去除NMOS器件104区域的高应力层111时不会同时刻蚀掉PMOS器件103上第一氧化层110A。因此，需要一种方法，能够有效解决由于过刻蚀而引起的关键尺寸出现偏差的问题，以便提高半导体器件的整体性能，提高良品率。

发明内容

[0020] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

[0021] 为了解决由于过刻蚀而引起的关键尺寸出现偏差的问题，本发明提出了一种制作互补型金属氧化物半导体器件的方法，包括下列步骤：a：提供第一器件和与所述第一器件类型相反的第二器件，所述第一器件具有第一栅极，所述第二器件具有第二栅极，所述第一器件和第二器件的上方形成有第一氧化层，所述第一氧化层的上方形成有高应力层；b：以所述第一氧化层为刻蚀阻挡层并去除所述第二器件上方的所述高应力层；c：进行退火工艺；d：以所述第一氧化层为刻蚀阻挡层并去除所述第一器件上方的所述高应力层；e：在所述第二器件上方形成掩模层；f：刻蚀所述第一器件上方的所述氧化层，使所述第一器件上方的所述第一氧化层的顶部与所述第二器件上方的剩余的所述第一氧化层的顶部平齐，然后去除所述掩模层。

[0022] 优选地，还包括下列步骤：g：在剩余的所述第一氧化层的上方沉积第二氧化层；h：刻蚀所述第一栅极和所述第二栅极上的第二氧化层以及所述剩余的所述第一氧化层，露出所述第一栅极和所述第二栅极；i：在所述第一栅极和所述第二栅极上形成金属层；j：去除剩下所有的所述第一氧化层和所述第二氧化层。

[0023] 优选地，所述刻蚀第一器件上方的所述氧化层的方法为回蚀方法。

[0024] 优选地，所述形成第一氧化层的厚度为125～145埃。

[0025] 优选地，所述形成第一氧化层的厚度为130埃。

[0026] 优选地，所述形成高应力层的厚度为450～550埃。

[0027] 优选地，所述形成高应力层的厚度为500埃。

[0028] 优选地，所述第一器件和所述第二器件选自NMOS器件或PMOS器件。

[0029] 根据本发明，能够有效解决由于过刻蚀而引起的关键尺寸出现偏差的问题，以便提高半导体器件的整体性能，提高良品率。

附图说明

[0030] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

[0031] 图1A至图1G是传统的采用SMT以及SAB技术制作CMOS器件的方法；

[0032] 图2是传统的制作CMOS器件工艺中第一氧化层厚度出现偏差的示意图；

[0033] 图3A至图3H是根据本发明的采用SMT以及SAB技术制作CMOS器件的方法；

[0034] 图4A与4B是制作根据本发明实施例的采用SMT以及SAB技术制作CMOS器件的工艺流程图。

具体实施方式

[0035] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

[0036] 为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何通过改进制作CMOS器件的工艺来解决过刻蚀造成的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[0037] 参照图3A至图3H，示出了根据本发明的采用SMT以及SAB技术制作CMOS器件300的剖面示意图。

[0038] 首先，如图3A所示，提供一基底301，该基底301具有在其上形成并被浅沟槽彼此隔开的PMOS器件303和NMOS器件304，PMOS器件303和NMOS器件304共同构成的CMOS器件300，浅沟槽的底部和侧壁上具有沟槽衬里层333，且浅沟槽中填充有绝缘物层334。PMOS器件303的第一栅极330以及NMOS器件304的第二栅极331分别形成于PMOS器件303与NMOS器件304区域。第一栅极330包括第一栅氧化层305A与第一栅极材料层306A，第二栅极331包括第二栅氧化层305B与第二栅极材料层306B。第一栅氧化层305A以及第二栅氧化层305B形成于基底301上。第一栅极材料层306A以及第二栅极材料层306B分别形成于第一栅氧化层305A以及第二栅氧化层305B之上，栅极材料层可以是但不限于多晶硅。在第一栅极330的侧壁上形成间隙壁绝缘层309A、309A’，在第二栅极331的侧壁上形成间隙壁绝缘层309B、309B’，材料可以是但不限于氧化硅。沉积并刻蚀形成PMOS器件303的间隙壁层308A、308A’以及NMOS器件304的间隙壁层308B、308B’，间隙壁层的材料可以是但不限于氮化硅。分别注入p型离子与n型离子，形成PMOS器件303的源/漏极307A、307A’的以及NMOS器件304的源/漏极307B、307B’。

[0039] 接着，如图3B所示，在整个结构上方以CVD方法沉积形成一层第一氧化层310，材料可以是但不限于氧化硅，厚度大约为125～145埃，优选为130埃，该层的作用是作为后续的刻蚀阻挡层。接着，在第一氧化层310的上方以大气压化学气相沉积(SACVD)方式形成一层高应力层311，材料可以是但不限于氮化硅，厚度大约为450～550埃，优选为500埃。

[0040] 然后，如图3C所示，在NMOS器件304区域的上方涂敷一层光刻胶层340，即覆盖NMOS器件304区域，暴露出PMOS器件303区域。以第一氧化层310为刻蚀阻挡层，先采用干刻蚀法进行主刻蚀步骤，再采用湿刻蚀法进行过刻蚀步骤，刻蚀去除PMOS器件303区域上方的高应力层311。该刻蚀过程完成后，第一氧化层310剩余的部分分为PMOS器件303区域的第一氧化层310A以及NMOS器件304区域的第一氧化层310B。然后进行退火步骤，使应力被记忆在NMOS器件304区域。退火工艺温度范围为1000～1100摄氏度，较佳温度为约1030～1040摄氏度。

[0041] 接着，如图3D所示，采用灰化的方法去除光刻胶层340。然后，以第一氧化层310A与310B为刻蚀阻挡层，先采用干刻蚀法进行主刻蚀步骤，再采用湿刻蚀法进行过刻蚀步骤，用以刻蚀去除剩余的高应力层311。此时，第一氧化层310A剩余大约15～25埃，第二氧化层310B剩余大约110～125埃。

[0042] 然后，如图3E所示，在PMOS器件303区域涂敷一层掩模层341，材料可以是但不限于光刻胶，对NMOS器件304区域的第一氧化层310B进行回蚀，使其厚度与PMOS器件303区的第一氧化层310A的厚度一致。回蚀方法可以选用干刻蚀法，也可以采用湿刻蚀法。

[0043] 接下来，如图3F所示，去除掩模层341，并在整个结构上方以SACVD方式沉积形成第二氧化层312，材料可以是但不限于氧化硅，厚度大约为190～210埃。

[0044] 接着，如图3G所示，在第二氧化层312的上方沉积形成具有图案的光刻胶层(未示出)，并进行刻蚀等工艺，去除第一栅极330和第二栅极331上面的第二氧化层312以及第一氧化层310A与310B，露出第一栅极330以及第二栅极331，以留出将来要形成金属层的位置。然后在第一栅极330以及第二栅极331上预留的位置形成金属层313A与313B，材料可以选择为钨、钛或是其他合适的材料，形成方式例如是化学气相沉积(CVD)、物理气相沉积(PVD)等。接着以灰化的方式去除具有图案的光刻胶层(未示出)。

[0045] 然后，如图3H所示，刻蚀去除剩余的第二氧化层312以及剩余的第一氧化层310A以及310B。刻蚀方法可以选用干刻蚀法，也可以采用湿刻蚀法。

[0046] 将按照上述工艺所制成的CMOS器件，由于在沉积第二氧化层312之前对NMOS器件304区域上第一氧化层310B进行了回蚀，使其与PMOS器件303区域上的第一氧化层310A的厚度一致，这样就不会发生传统制作CMOS器件时出现的部分区域被过刻蚀以致器件关键尺寸出现偏差的问题，大大地提高了半导体器件的整体性能，提高了器件的良品率。

[0047] 图4A与4B的流程图示出了制作根据本发明实施例的采用SMT以及SAB技术制作CMOS器件的工艺流程。在步骤401中，提供PMOS器件和与NMOS器件，PMOS器件具有第一栅极，NMOS器件具有第二栅极。在步骤402中，在PMOS器件和NMOS器件上面形成一层第一氧化层，在第一氧化层的上方形成高应力层。在步骤403中，以第一氧化层为刻蚀阻挡层，刻蚀去除PMOS器件区域上方的高应力层。在步骤404中，进行退火工艺。在步骤405中，以第一氧化层为刻蚀阻挡层，刻蚀去除剩余的高应力层。在步骤406中，在PMOS器件区域形成一层掩模层，对NMOS器件区域的第一氧化层进行回蚀，使其厚度与PMOS器件区上方剩余的第一氧化层的厚度一致，即第一器件上方的第一氧化层的顶部与第二器件上方的剩余的所述第一氧化层的顶部平齐。在步骤407中，去除掩模层。在步骤408中，在NMOS器件区域与PMOS器件区域上剩余的第一氧化层上方形成第二氧化层。在步骤409中，刻蚀第一栅极和第二栅极上的第二氧化层以及剩余第一氧化层，露出第一栅极和第二栅极。在步骤410中，在第一栅极以及第二栅极上预留的位置形成金属层。在步骤411中，去除剩下所有的第一氧化层和第二氧化层。

[0048] 根据如上所述的实施例制作的消除了由于氧化物剥离工艺产生的漏电流漂移现象的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

[0049] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。