一种集成电路及制造一集成电路的方法

摘要

本发明在此提供一种集成电路及制造一集成电路的方法。此集成电路包含一内连结构，至少部分位于一基板上的一介电层的至少一开口中。至少一空气隙位于该介电层与该内连结构间。至少一第一衬垫材料位于该至少一空气隙下方。至少一第二衬垫材料环绕该内连结构而设。该至少一第一衬垫材料位于该介电层与该至少一第二衬垫材料之间。

权利要求

1.一种集成电路，其特征在于，包含：

一内连结构，至少部分位于一基板上的一介电层的至少一开口中；

至少一空气隙，位于该介电层与该内连结构间；

至少一第一衬垫材料，位于该至少一空气隙下方；和至少一第二衬垫材料，环绕该内连结构，其中该至少一第一衬垫材料位于该介电层与该至少一第二衬垫材料之间。

2.根据权利要求1所述的集成电路，其特征在于，该内连结构包含一金属线和一通孔区域，且该至少一第一衬垫材料是环绕该通孔区域。

3.根据权利要求2所述的集成电路，其特征在于，还包含：一受损层，位于该介电层与该至少一第一衬垫材料之间，其中该受损层是通过氧气灰化该介电层侧壁而形成的。

4.根据权利要求1所述的集成电路，其特征在于，该至少一第一衬垫材料相对于该至少一第二衬垫材料的一第一蚀刻选择比为10∶1或更高，且该至少一第一衬垫材料相对于该介电层的一第二蚀刻选择比为10∶1或更高。

5.根据权利要求4所述的集成电路，其特征在于，每一该至少一第一和第二衬垫材料是由至少一种选自下列的材料所形成：氧化硅、氮化硅、氧氮化硅、氧碳化硅、氮化硅碳、氧氮硅碳和碳化硅；且该至少一第一衬垫材料和该至少一第二衬垫材料并不相同。

6.根据权利要求1所述的集成电路，其特征在于，还包含：至少一第三衬垫材料，其中该至少一空气隙是位于该至少一第三衬垫材料与该至少一第二衬垫材料之间。

7.根据权利要求1所述的集成电路，其特征在于，该至少一空气隙的宽度为该内连结构的阶宽度的1/15至1/4之间。

8.一种制造一集成电路的方法，其特征在于，包含：在一基板上的一介电层的至少一开口中形成一内连结构；和在该介电层与该内连结构间形成至少一空气隙，其中该至少一空气隙是形成在至少一第一衬垫材料上方，且至少一第二衬垫材料是环绕该内连结构而形成，且该至少一第一衬垫材料是形成在该介电层与该至少一第二衬垫材料之间。

9.根据权利要求8所述的制造一集成电路的方法，其特征在于，该形成至少一空气隙的步骤包含：环绕该内连结构而形成该至少一第二衬垫材料；

形成至少一衬垫层在该介电层与该至少一第二衬垫材料之间；和移除一部分的该至少一衬垫层，以形成该至少一空气隙在该至少一第一衬垫材料上方。

10.根据权利要求8所述的制造一集成电路的方法，其特征在于，该形成内连结构的步骤包含：形成一金属线和一通孔区域在至少一开口中，其中该第二衬垫材料是环绕该通孔区域。

11.根据权利要求8所述的制造一集成电路的方法，其特征在于，还包含：形成一受损层在该介电层与第二衬垫材料之间，其中该受损层是通过氧气灰化该介电层侧壁而形成的。

12.根据权利要求8所述的制造一集成电路的方法，其特征在于，还包含：形成一第三衬垫材料，其中该至少一空气隙是位于该第三衬垫材料与该第一衬垫材料之间。

说明书

一种集成电路及制造一集成电路的方法

技术领域

[0001] 本发明大致是与半导体组件领域相关，且特别是有关于含有环绕内连结构的空气隙(air gaps around interconnect structure)的集成电路，以及制造此集成电路的方法。

背景技术

[0002] 半导体集成电路(IC)产业一直享有快速成长。随着在IC材料和设计上相关技术的推进，也产生了多个世代的ICs，其中每一世代的IC都较前一世代IC更小、更复杂。但是，这些技术上的演进也使IC处理和制造变得更加复杂，为了实现这些技术上的创新，也需要不断地创新IC的处理和制造。

[0003] 在IC演进的历史上，功能性密度(亦即，每一芯片面积上内连组件的数目)随着几何尺寸(亦即，使用一制程所能创造出来的最小组件(或线))的缩减而增加。此缩减处理一般可透过提高制造效率和降低相关费用来增加其利益。这类缩减也会产生相对高电力消散值，此可透过使用低电力消散组件(例如，互补式金属氧化物半导体组件)来解决。

发明内容

[0004] 本发明的目的在于提供一种集成电路以及制造此集成电路的方法。

[0005] 本发明第一实施例提供一种集成电路。此集成电路包含：一内连结构，至少部分位于一基板上的一介电层的至少一开口中；至少一空气隙，位于该介电层与该内连结构间；至少一第一衬垫材料，位于该至少一空气隙下方；和至少一第二衬垫材料，环绕该内连结构，其中该至少一第一衬垫材料位于该介电层与该至少一第二衬垫材料之间。

[0006] 在一实例中，该内连结构包含一金属线和一通孔区域，且该至少一第一衬垫材料是实质环绕该通孔区域。

[0007] 依据一实施方式，此集成电路还包含一受损层，位于该介电层与该至少一第一衬垫材料之间，且该受损层是通过氧气灰化该介电层侧壁而形成的。依据一实例，该至少一第一衬垫材料相对于该至少一第二衬垫材料的一第一蚀刻选择比约为10∶1或更高，且该至少一第一衬垫材料相对于该介电层的一第二蚀刻选择比约为10∶1或更高。每一该至少一第一和第二衬垫材料是由至少一种选自下列的材料所形成：氧化硅、氮化硅、氧氮化硅(SiON)、氧碳化硅(SiOC)、氮化硅碳(SiCN)、氧氮硅碳(SiCON)和碳化硅(SiC)；且该至少一第一衬垫材料和该至少一第二衬垫材料并不相同。

[0008] 依据另一实施方式，此集成电路还包含至少一第三衬垫材料，其中该至少一空气隙是位于该至少一第三衬垫材料与该至少一第二衬垫材料之间。依据一实例，该至少一空气隙的宽度约为该内连结构的阶宽度(pitch width)的1/15至1/4之间。

[0009] 本发明第二实施例是提供一种集成电路。此集成电路包含：一含碳低k介电层，位于一基板上且该含碳低k介电层包含至少一开口；一镶嵌结构，至少部分位于该至少一开口内，其中该镶嵌结构包含一金属线和一通孔区域；至少一空气隙，位于该含碳低k介电层与该镶嵌结构之间；至少一第一衬垫材料，位于该至少一空气隙下方；和至少一第二衬垫材料，环绕该镶嵌结构，其中该至少一第一衬垫材料位于该含碳低k介电层与该至少一第二衬垫材料之间。

[0010] 依据一实施方式，此集成电路还包含至少一受损层，位于该含碳低k介电层与该至少一第一衬垫材料之间，其中该至少一受损层是通过氧气灰化该含碳低k介电层侧壁而形成的。

[0011] 在一实例中，该至少一第一衬垫材料相对于该至少一第二衬垫材料的一第一蚀刻选择比约为10∶1或更高，且该至少一第一衬垫材料相对于该含碳低k介电层的一第二蚀刻选择比约为10∶1或更高。在另一实例中，该至少一第二衬垫材料是由至少一种选自下列的材料所形成：氮化硅、氧氮化硅(SiON)、氧碳化硅(SiOC)和碳化硅(SiC)；且该至少一第一衬垫材料是由至少一种选自下列的材料所形成：氧化硅和实质无碳的氮化硅。

[0012] 依据另一实施方式，此集成电路更包含至少一第三衬垫材料，其中该至少一空气隙是位于该至少一第三衬垫材料与该至少一第二衬垫材料之间。

[0013] 本发明第三实施例是提供一种制造一集成电路的方法。此方法包含：在一基板上的一介电层的至少一开口中形成一内连结构；和在该介电层与该内连结构间形成至少一空气隙，其中该至少一空气隙是形成在至少一第一衬垫材料上方，且至少一第二衬垫材料是环绕该内连结构而形成，且该至少一第一衬垫材料是形成在该介电层与该至少一第二衬垫材料之间。

[0014] 上述形成至少一空气隙的步骤包含：环绕该内连结构而形成该至少一第二衬垫材料；形成至少一衬垫层在该介电层与该至少一第二衬垫材料之间；和移除一部分的该至少一衬垫层，以形成该至少一空气隙在该至少一第一衬垫材料上方。在一实例中，该至少一衬垫层相对于该至少一第二衬垫材料的一第一蚀刻选择比约为10∶1或更高，且该至少一衬垫层相对于该介电层的一第二蚀刻选择比约为10∶1或更高。

[0015] 上述形成至少一空气隙的步骤包含：环绕该内连结构而形成该至少一第二衬垫材料；形成至少一衬垫层在该介电层与该至少一第二衬垫材料之间；和移除一部分的该至少一衬垫层，以形成该至少一空气隙在该至少一第一衬垫材料上方。

[0016] 依据一实施方式，所述方法还包含形成一受损层在该介电层与第二衬垫材料之间，其中该受损层是通过氧气灰化该介电层侧壁而形成的。

[0017] 依据另一实施方式，所述方法还包含形成一第三衬垫材料，其中该至少一空气隙是位于该第三衬垫材料与该第一衬垫材料之间。在一实例中，该至少一空气隙的宽度约为该内连结构的阶宽度(pitch width)的1/15至1/4之间。

[0018] 本发明透过形成该气隙以环绕该内连结构，可降低内连结构与一周围内连结构间的寄生电容。也可改善该RC时间延迟。

附图说明

[0019] 可透过下附详细说明与附图而更加了解所揭示内容。依据一般产业的标准操作，各种特征并未成比例地绘示。事实上，为了方便讨论，各种特征尺寸可任意地增加或缩减。

[0020] 图1是包括有至少一可环绕积体结构的空气隙的第一例示的集成电路截面示意图；

[0021] 图2是包括有至少一可环绕积体结构的空气隙的第二例示的集成电路截面示意图；

[0022] 图3是包括有至少一可环绕积体结构的空气隙的第三例示的集成电路截面示意图；

[0023] 图4A-4E是用来形成例示集成电路的方法的分解示意图；

[0024] 图5是包括有一位于基板上的例示的集成电路的系统的示意图。

[0025] 在不同的特征中所对应的数字和符号，除非另有注记，一般而言视为对应部份。所绘示的特征清楚地标明了具体实施方式的相关实施例，且其并不一定依比例绘制。

[0026] 【主要组件符号说明】

[0027] 100 集成电路 101 基板

[0028] 105 蚀刻中止层 110 介电质

[0029] 120、121 内连结构

[0030] 130a、130b、150a 衬垫材料

[0031] 140a、140b 空气隙

[0032] 200 集成电路 201 基板

[0033] 205 蚀刻中止层 210介电质

[0034] 220、221 内连结构

[0035] 230a、230b、250a 衬垫材料

[0036] 240a、240b 空气隙

[0037] 260 受损层

[0038] 300 集成电路 301 基板

[0039] 305 蚀刻中止层 310 介电质

[0040] 320、321 内连结构

[0041] 330a、330b、350a、370a、370b 衬垫材料

[0042] 340a、340b 空气隙

[0043] 400 集成电路 401 基板

[0044] 405 蚀刻中止层 410 介电层

[0045] 410a 顶表面

[0046] 415a、415b 开口

[0047] 420、421 内连结构

[0048] 425、435 移除处理

[0049] 430、450 衬垫层

[0050] 430a、430b、450a、450b 衬垫层材料

[0051] 440a、440b 空气隙

[0052] 451、452 衬垫层材料

[0053] 500 系统 501 基板

[0054] 502 集成电路 505 凸块

具体实施方式

[0055] 如上述，为了提供较小型的IC和改善效能(如，增加速度和降低耗电量)，半导体产业的趋势是朝向微型化或缩减集成电路尺寸的方向发展。已有人建议利用低k介电质来降低金属线间和/或金属层间的寄生电容。寄生电容会延迟电阻-电容(resistance-capacitance，RC)时间，因此，减缓集成电路的操作速度。

[0056] 下述揭示内容提供多种不同实施方式或实施例。为简化揭示内容，以下仅提供特定组件与配置方式的实例，当然，本发明并不仅限于这些实例。此外，在各实例中也可能重复使用相同的组件符号和/或字母。这些重复的目的仅在便于以简洁、清晰的方式表达所讨论各实施方式或组态，并不必然代表其间存在有相关关系。此外，当说明中指出第一特征系形成在第二特征的上方时，代表此第一、第二特征间彼此直接接触，也涵盖有其它特征形成在此第一、第二特征之间，使得此第一、第二特征间彼此并不直接接触。此外，用来表达空间相对关系的名词，例如，“较低的(lower)”、“较高的(upper)”、“水平的(horizontal)”、“垂直的(vertical)”、“以上(above)”、“以下(below)”、“上(up)”、“下(down)”、“顶(top)”、“底(bottom)”等及其衍生名词，(例如，“水平地(horizontally)”、“往下地(downwardly)”、“往上地(upwardly)”等)，均可用来表示本发明中一特征与另一特征间的相对关系。这些用来表达空间相对关系的名词目地是要用来涵盖包含有这些特征的组件的不同方位。

[0057] 本发明实施方式的一提供一种集成电路，包含有至少一气隙环绕一内连结购。此集成电路包括一介电层，位于一基板上方。此介电层包括至少一开口。一内连结构至少部分设在该至少一开口中。至少一第一衬垫材料环绕着该内连结构。至少一气隙位于该介电层与该至少一第一衬垫材料间。至少一第二衬垫材料位于该至少一气隙下方和在该介电层与该至少一第一衬垫材料间。透过形成该气隙以环绕该内连结构，可降低内连结构与一周围内连结构间的寄生电容。也可改善该RC时间延迟。

[0058] 图1是包括有至少一可环绕积体结构的空气隙的第一例示的集成电路截面示意图。在图1中，集成电路100包括有至少一介电层(例如，介电层110)位于基板101上方。在某些实施方式中，基板101包括主动区、晶体管的源极/漏极区、内连结构(如，接点、通孔和金属线)、组件、电路、其它半导体结构或其的组合。

[0059] 在某些实施方式中，基板101包括元素型半导体(其包含晶型、多晶型或非晶型结构的硅或锗)；复合半导体(其包括有碳化硅、鉮化镓、膦化镓、膦化铟、鉮化铟、锑化铟)；合金半导体(包括有SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP)；和其它适当的材料；或上述的组合。在一实施方式中，此合金半导体基板可具有一梯度SiGe特征，其中Si和Ge的组成分从一位置上的一比例逐渐变成该梯度SiGe特征中另一位置上的另一比例。在其它实施方式中，此梯度SiGe特征是形成在硅基板上方。在另一实施方式中，此梯度SiGe特具有拉伸应力。此外，该半导体基板可以是一种绝缘体上覆半导体，如SOI或薄膜晶体管(TFT)。在某些实例中，此半导体基板可包括有一掺杂的磊晶层或一埋入层。在其它实例中，此复合半导体基板可具有多层结构，或是此基板可包括一多层复合半导体结构。

[0060] 再次参照图1，介电层110可包括有至少一种以下的材料，例如含碳的氧化硅、含碳的氮化硅、含碳的氧氮化硅、含碳的低k介电材料、超低k介电材料或其的组合。在某些实施方式中，介电层110是由介电常数小于或等于3的低k介电材料(如，美商应用材料所贩卖的Black )所形成。在其它实施方式中，介电层110可由氟化的硅酸盐玻璃(FSG)或是未掺杂的硅酸盐玻璃(USG)所制成。在其它实施方式中，所选择的介电层110材料是可耐非等向性干式等离子气体蚀刻化学品的材料。

[0061] 在某些实例中，可在介电层110与基板101间形成额外的介电层。举例来说，可在基板101上方形成一蚀刻中止层(ESL)105。此ESL 105的材料可包括氮化硅、氧氮化硅、硅碳系材料(如，碳化硅)、掺杂碳的氧化硅或其的组合。

[0062] 再次参照图1，集成电路100可包括至少一内连结构，例如内连结构120和121。每一内连结构120和121可设在介电层110的开口上(未标示出)。内连结构120和121可包括至少一种以下材料：铜、钨、铝、Al/Cu、其它导电材料或其的组合。

[0063] 在某些实施方式中，可在与内连结构120和121的侧壁和/或底部相邻处设置至少一阻障层(未示出)。此阻障层包括至少一种以下材料：钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钽硅(TaSiN)、钨(W)、氮化钨(WN)或其它阻障层材料或其的组合。可利用CVD、PVD、等离子增强的CVD、原子层沉积处理或上述组合等制程来形成此阻障层。

[0064] 回到图1，环绕着内连结构120和121分别设置有衬垫材料130a、130b。在某些实施方式中，衬垫材料130a、130b包括至少一种以下材料：氮化硅、氧氮化硅(SiON)、氧碳化硅(SiOC)、氮化硅碳(SiCN)、氧氮硅碳(SiCON)、碳化硅(SiC)、其它材料或上述的组合。

[0065] 再次参照图1，分别在介电层110与内连结构120和121之间设置空气隙140a、140b。由图1的截面图可看出两个空气隙140a，每一空气隙140a是设在邻近介电层110相对侧壁处，但本发明范围并不仅限于此。在某些实施方式中，由集成电路100的上视图可看出，空气隙140a是环绕着内连结构120的图样设置。在集成电路100的上视图中，一个单一空气隙140a是环绕着内连结构120设置。

[0066] 因为空气隙140a、140b，可减少内连结构120和121之间的等效介电常数，同时也会减少内连结构120和121之间的寄生电容。因此可改善因寄生电容所致之RC时间延迟。在某些实施方式中，每一空气隙140a、140b具有一宽度“w”且内连结构120和121可具有一阶宽度(pitch width)“p”，且宽度“w”与阶宽度“p”的比值在约1/15至约1/4之间。

[0067] 再次参照图1，可在空气隙140a下方和介电层110与衬垫材料130a之间设置至少一衬垫材料，例如衬垫材料150a。在某些实施方式中，内连结构120是一种镶嵌结构，例如，单一镶嵌结构或是双镶嵌结构。内连结构120可包括有一金属线120a和一通孔区域120b。环绕通孔区域120b处设有衬垫材料150a。

[0068] 在某些实施方式中，每一衬垫材料130a、150a可由至少一种以下材料制成：氧化硅、氮化硅、氧氮化硅(SiON)、氧碳化硅(SiOC)、氮化硅碳(SiCN)、氧氮硅碳(SiCON)、碳化硅(SiC)、其它衬垫材料或上述的组合。衬垫材料130a与衬垫材料150a不同。在其它实施方式中，衬垫材料130a可由至少一种以下材料制成：氮化硅、氧氮化硅(SiON)、氧碳化硅(SiOC)、氮化硅碳(SiCN)、氧氮硅碳(SiCON)、碳化硅(SiC)、其它衬垫材料或上述的组合。衬垫材料150a可由至少一种以下材料制成：氧化硅、实质无碳的氧化硅、其它对衬垫材料
130a的蚀刻选择比为约10∶1或更高的材料或上述的组合。在其它实施方式中，衬垫材料
150a对介电层110的蚀刻选择比为约10∶1或更高。

[0069] 需知包括上述图1所描述的空气隙140a、140b的集成电路110仅为例示。在某些实施方式中，可在图1结构上方形成至少一种以下结构：ESL、介电层、通孔栓塞、金属区域、金属线、被动层、其它半导体结构(未示出)或上述的组合。

[0070] ESL可包括至少一种材料，如氧化硅、氮化硅、氧氮化硅(SiON)、碳化硅、氧碳化硅(SiOC)、其它介电材料或上述的组合。介电层可包括以下材料：如，氧化硅、氮化硅、氧氮化硅(SiON)、低k介电材料、超低k介电材料、或上述的组合。通孔栓塞、金属区域和/或金属线可包括以下材料：钨、铝、铜、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、其它适当的导电材料或其的组合。

[0071] 图2是包括有至少一可环绕集成结构的空气隙的第二例示的集成电路截面示意图。图2中的组件基本上和图1相同，只是组件符号以200开始，比图1中相同组件的号码多了100。在图2中，在衬垫材料250与介电层210间设有至少一受损层，例如受损层260。在某些实施方式中，此受损层260可包括至少一种以下材料：氧化硅、实质无碳的氧化硅、其它含有SiOH的介电材料或其的组合。在其它实施方式中，可透过将介电层210的侧壁以灰化气体(如，氧灰化气体)处理来形成此受损层260。由于灰化处理，可形成该介电层210的暂时、可牺牲的氧化侧壁部分。

[0072] 图3是包括有至少一可环绕集成结构的空气隙的第三例示的集成电路截面示意图。图3中的组件基本上和图1相同，只是组件符号以300开始，比图1中相同组件的号码多了200。在图3中，集成电路300包括至少一衬垫材料，例如衬垫材料370a和370b。可在衬垫材料330a与370a之间形成一空气隙340a，和在衬垫材料330b与370b之间形成一空气隙340b。在某些实施方式中，衬垫材料370a和370b可包括至少一种选自下列的材料：氮化硅、氧氮化硅(SiON)、氧碳化硅(SiOC)、碳氮化硅(SiCN)、氧氮化硅碳(SiCON)、碳化硅(SiC)或对衬垫材料350a的蚀刻选择比约为10∶1或更高的其它衬垫材料。

[0073] 图4A-4E为用以制造上述图1的集成电路100的例示方法的分解示意图。图4A-4E中的组件基本上和图1相同，只是组件符号以400开始，比图1中相同组件的号码多了300。在图4A中，在基板401上形成一蚀刻中止层(ESL)405。可利用等离子强化的化学气相沉积制程(PECVD)、CVD(如，高密度等离子CVD(HDPCVD))、原子层CVD(ALCVD)等技术来形成此ESL 405。

[0074] 参照图4A，在ESL 405上形成一介电层410。可利用CVD、PECVD、HDPCVD、HARP、旋涂、其它沉积技术或上述的组合等技术来形成此介电层410。可透过界定该介电材料(其是沉积来形成该介电层410)上方的一光阻图样来形成至少一开口，例如开口415a、415b。在一干蚀刻制程中使用该光阻图样做为屏蔽来移除多个部分的介电材料以定义出开口415a、415b。ESL 405能保护基板401不受干蚀刻处理的伤害。待形成开口415a、415b之后，即可移除该光阻图样。

[0075] 参照图4B，可依序在介电层410上形成衬垫层450和430。在某些实施方式中，衬垫层450和430可实质同形沉积在介电层410上。可利用原子层(ALD)、CVD、PVD、远程等离子CVD(RPCVD)、PECVD、其它适当的沉积处理或上述的组合型成每一衬垫层450和430。

[0076] 参照图4C，利用一移除处理425来移除多个部分的衬垫层450和430(如图4B所示)，以界定与介电层410相邻的该衬垫材料430a-430b和衬垫层451-452。在某些实施方式中，此移除处理425可移除衬垫层450和430的多个顶部分(其是位于介电层410顶表面410a上方)和衬垫层450和430的多个底部分。在某些实施方式中，此移除处理425也可移除ESL 405以暴露出一部份的基板401表面。此移除处理425可包括干蚀刻处理、干等离子蚀刻处理、灰化等离子处理、湿蚀刻处理或以上任一组合。

[0077] 参照图4D，可分别在开口415a和415b处形成内连结构420、421。在某些实施方式中，可在开口415a和415b以及介电层410上方处，分别沉积出一用来形成该内连结构420、421的金属层。此金属层可包括至少一种选自下列的金属：铜、钨、铝、Al/Cu、其它导电材料或其的组合，且可使用CVD、PVD、ALD、电镀和/或其它制程来形成。可以化学机械研磨(CMP)处理来移除沉积在介电层410上方的金属层以界定出该内连结构420、421。在图4D中露出了衬垫层材料430a-430b和衬垫层451-452的顶表面。

[0078] 参照图4E，使用一移除处理435来实质移除全部的衬垫层452并移除部分的衬垫层451(如图4D所示)，以分别界定出空气隙440b和440a。衬垫层451的其它部分(亦即，衬垫材料450a)可界定在空气隙440a下方。在某些实施方式中，可使用液态或气态下的化学物和/或组合物，经由衬垫层452和多个部份的衬垫层451的外露的顶表面而将其溶解并移除。所选择的化学物和/或组合物并不会实质蚀刻或伤害介电材料410和衬垫材料430a、430b至其可能会不利地影响集成电路400的可信赖度的地步。在其它实施方式中，此移除处理435对衬垫层451-452与介电材料间的蚀刻选择比约为10∶1或更高。在更进一步的实施方式中，此移除处理435对衬垫层451-452与衬垫材料430a-430b间的蚀刻选择比约为10∶1或更高。

[0079] 在某些实施方式中，可使用湿蚀刻来形成空气隙440a、440b，其是将集成电路400浸泡在稀释的氢氟酸系溶液中以与衬垫层452和部分的衬垫层451反应并将之溶解。此HF系溶液可相当稀释，在某些实施方式中，仅包含约5％或以下的HF。在其它实施方式中，此HF系溶液包括约1％的HF。此种浓度的HF溶液不会对介电材料410和衬垫材料430a-430b造成严重不利的影响。浸泡时间约在数秒至60分钟，端视所用HF溶液的浓度而定，其会影响溶液蚀刻材料的速率。在某些实施方式中，所挑选的化学物和/或组合物并不会实质伤害内连结构420和421。也可使用其它的化学物和/或组合物来溶解并移除衬垫层452和衬垫层451的多个部分，以分别形成空气隙430a和430b。

[0080] 如所述，衬垫层450的厚度可与介电层410实质同形。由于空气隙430a和430b是利用移除衬垫层452以及都各部份的衬垫层451而形成，因此可实质控制空气隙430a和430b的宽度。空气隙430a和430b的宽度可彼此实质相等。利用形成具有实质相同宽度的空气隙430a和430b，可实质控制内连结构间的寄生电容。也可使集成电路400达成欲求、均一的电效能。

[0081] 上述参照图4A-4E所描述的方法仅为例示。在某些实施方式中，可在图1结构上方形成至少一层选自以下的层：ESL、介电材料、通孔栓塞、金属区域和/或金属线。可利用PECVD、CVD处理(如，HDPCVD)、原子层CVD(ALD)等类似方式来形成ESL。至于通孔栓塞、金属区域和/或金属线则可利用至少一种沉积制程来形成，包括光微影蚀刻、蚀刻、CMP处理、清洁处理或以上任一组合来形成。

[0082] 在某些实施方式中，可将以上参照图4A-4E所描述的方法加以改良，来形成图2所述的集成电路200。在此实施方式中，使介电层410(如图4A所示)侧壁受到干灰化处理(未示出)。可于介电层410外露的侧壁上形成预定用来形成受损层(如图2所述)的部分。可以灰化气体处理介电层410，并利用让介电材料410与氧气灰化气体等离子反应而受损或氧化，进而在介电层410侧壁上产生一暂时性、可抛弃的受损层。接着，依序在受损层上形成衬垫层450和430(如图4B所示)。每一受损层都是形成在介电层410与衬垫层450之间。

[0083] 在某些实施方式中，受损层包含SiOH，其是来自介电层410与氧气等离子灰化气体间的化学反应。可利用使介电层410侧壁暴露在氧气等离子灰化气体下(用以使氧气等离子灰化气体可扩散进入介电层410中)的时间来控制受损层的深度。

[0084] 在移除衬垫层452及衬垫层451的多个部分的同时，移除处理435也可移除该受损层的多个部分以界定出如图2所示的受损层260。如所述，可在衬垫材料450a与介电层410间形成受损层。

[0085] 在其它实施方式中，将以上参照图4A-4E所描述的方法加以改良，来形成图3所述的集成电路300。在此实施方式中，在此实施方式中，可于衬垫层430上同形形成另一衬垫层(其是沉积用来形成图3的衬垫材料370a和370b)(如图4B所示)。如所述，衬垫材料450a、450b与衬垫层间的蚀刻选择比为10∶1或更高。此移除处理435可移除衬垫材料
450a和450b的多个部分，以在此两衬垫材料间形成空气隙。所形成的空气隙具有实质相同的宽度。

[0086] 图5绘示出包括有一例示集成电路(位于一基板上)的系统的示意图。在图5中，系统500包括一集成电路502，位于基板501上。此基板501包括一印刷电路板(PCB)、印刷线路板和/或其它载体(适于携带一集成电路)。此集成电路502与上述图1-3所述的集成电路100、200或300类似。此集成电路502可与基板501耦接。在所述实施方式中，此集成电路502经由凸块而与基板501电性耦接。系统500可为诸如计算机、无线通讯装置、计算机相关外围、娱乐系统等类似的电子系统的一部分。

[0087] 在所述实施方式中，包括有集成电路502的系统500可在一IC上提供一完整系统，又称为芯片上的系统(a system on a chip，SOC)或是集成电路上的系统(SOIC)组件。这些SOC组件可提供，例如，用来实现一单一系统内，如手机、个人数据助理(PDA)、数字VCR、数字录像机、数字相机、MP3播放器等，所需的全部电路。

[0088] 以上已详述数种实施方式的特征，但是所揭示的结构与方法尚有多种实施方式、修正或变化。本技艺中具有通常知识之人可了解，能以本发明作为基础来设计或改善其它方法和结构以实现与所述实施方式相同的目地和/或达成相同的优点，且本技艺中具有通常知识之人可了解，在不偏离如所附权利要求书中定义的本发明精神和范围的情况下，可进行各种改变、替换和更动。