一种具有超结结构的半导体器件及其制造方法

摘要

本发明涉及一种具有超结结构的半导体器件及制造方法，其包括位于半导体基板上的元件区域和周边区域，在半导体基板内形成超结结构；所述超结结构存在于元件区域与周边区域；第二导电类型的第二柱沿着电流流通的方向在第一导电类型外延层内延伸；在第二导电类型第二柱的正下方设置有第二导电类型注入区；所述第二导电类型注入区中的第二导电类型杂质浓度不低于第二导电类型第二柱中的第二导电类型杂质浓度；第二导电类型注入区的宽度，即在垂直于电流流通方向上的距离，与第二导电类型注入区上方第二导电类型第二柱的宽度相对应。本发明反向耐压特性好，制造工艺简单，制造成本低，适于批量生产，安全可靠。

权利要求

1.一种具有超结结构的半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板上的元件区域和周边区域，所述元件区域位于半导体基板的中心区，周边区域位于元件区域的外围，并环绕所述元件区域；在所述半导体器件的截面上，在半导体基板的第一导电外延层内包括若干对具有第一导电类型的第一柱和具有第二导电类型的第二柱；所述第一柱与第二柱沿着电流流通的方向在半导体基板的第一导电类型外延层内延伸；在垂直电流流通的方向上，由所述第一柱和第二柱构成的多对PN柱交替连接设置，在半导体基板内形成超结结构；所述超结结构存在于元件区域与周边区域；其特征是：在所述半导体器件的截面上，第二导电类型的第二柱沿着电流流通的方向在第一导电类型外延层内延伸，且第二柱延伸的深度小于第一导电类型外延层的厚度；

在所述半导体器件的截面上，在所述第二导电类型第二柱的正下方设置有第二导电类型注入区，所述第二导电类型注入区由第二导电类型注入区周围的第一导电类型外延层及第二导电类型注入区上方的第二导电类型的第二柱包围；

所述第二导电类型注入区中的第二导电类型杂质浓度不低于第二导电类型第二柱中的第二导电类型杂质浓度；

第二导电类型注入区的宽度，即在垂直于电流流通方向上的距离，与第二导电类型注入区上方第二导电类型第二柱的宽度相一致。

2.根据权利要求1所述的具有超结结构的半导体器件，其特征是：在所述半导体器件的截面上，元件区域内任意PN柱对的宽度及深度均相同。

3.根据权利要求1所述的具有超结结构的半导体器件，其特征是：在所述半导体器件的截面上，所述元件区域包括平面型MOS结构或沟槽型MOS结构。

4.一种具有超结结构的半导体器件的制造方法，其特征是，所述半导体器件的制造方法包括如下步骤：（a）、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型外延层与第一导电类型衬底；

（b）、在所述半导体基板对应的第一导电类型外延层表面淀积硬掩膜层；

（c）、选择性的掩蔽和刻蚀硬掩膜层，形成多个沟槽刻蚀的硬掩膜开口，通过所述硬掩膜开口，利用各项异性刻蚀方法在第一导电类型外延层上形成多个沟槽；

（d）、利用第一导电类型外延层表面的硬掩膜层作为注入掩蔽层，向上述沟槽底部离子注入第二导电类型杂质，在沟槽槽底的正下方形成第二导电类型注入区；

（e）、去除第一导电类型外延层表面的硬掩膜层；

（f）、在第一导电类型外延层表面上淀积第二导电类型外延层，所述外延层填充在上述沟槽内，并覆盖于第一导电类型外延层的表面；

（g）、对覆盖在第一导电类型外延层表面的第二导电类型外延层进行抛光和平坦化，在第一导电类型外延层内形成具有第二导电类型的第二柱；

（h）、在上述半导体基板对应于第一导电类型外延层的表面上，得到半导体器件对应的元件区域与周边区域；所述元件区域包括平面型MOS结构或沟槽型MOS结构；

所述沟槽的深度小于半导体基板内第一导电类型外延层的厚度；

所述元件区域位于半导体基板的中心区，周边区域位于元件区域的外围，并环绕所述元件区域。

5.根据权利要求4所述具有超结结构的半导体器件的制造方法，其特征是：所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。

6.根据权利要求4所述具有超结结构的半导体器件的制造方法，其特征是：所述半导体基板的材料包括硅。

7.根据权利要求4所述具有超结结构的半导体器件的制造方法，其特征是：所述第二导电类型注入区中的第二导电类型杂质浓度不低于第二导电类型第二柱中的第二导电类型杂质浓度。

8.根据权利要求4所述具有超结结构的半导体器件的制造方法，其特征是：所述沟槽的深度小于半导体基板内第一导电类型外延层的厚度。

9.根据权利要求4所述具有超结结构的半导体器件的制造方法，其特征是：在所述半导体器件的截面上，在第一导电类型外延层内形成第二导电类型第二柱两侧的第一导电类型外延层形成具有第一导电类型的第一柱，所述具有第二导电类型的第二柱与具有第一导电类型的第一柱形成PN柱对，元件区域内任意PN柱对的宽度及深度均相同。

说明书

一种具有超结结构的半导体器件及其制造方法

技术领域

[0001] 本发明涉及一种半导体器件及其制造方法，尤其是一种具有超结结构的半导体器件及制造方法，属于半导体器件的技术领域。

背景技术

[0002] 一种公知的半导体结构—超结结构（Super Junction）被广泛地应用于半导体功率MOSFET器件当中，其具有高耐压和低导通电阻的特性。超结结构形成于器件的漂移层内。该漂移层包括N导电类型柱（N柱）和P导电类型柱（P柱），N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。

[0003] N柱具有N导电类型杂质，P柱具有P导电类型杂质，而且，N柱的杂质量与P柱的杂质量保持一致。当具有超结结构的MOSFET器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，由于N柱内的杂质量和P柱内的杂质量相等，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压。器件耐压的高低主要取决于耗尽层的深度。具体来讲，P柱与N柱越深，器件截止时所形成的耗尽层也越深，器件耐压就越高；反之，P柱与N柱越浅，器件截止时所形成的耗尽层也越浅，器件耐压就越低。

[0004] 目前公知的制造超结结构的半导体工艺包括：1）、多次外延、光刻和注入的制造工艺；具体来讲，其主要工艺流程包括（a）、在给定的N型半导体外延层上通过光刻工艺曝光出多个窗口；（b）、通过离子注入工艺向窗口内的N型外延层内注入P型杂质；（c）、在上述注入有P型杂质的N型外延层上生长第二N型外延层；（d）、重复（a）中所述的方法及位置曝光出相同的窗口；（e）、重复（b）中所述的方法向（d）中形成的窗口内注入P型杂质；（f）、重复（c）中所述的方法在第二N型外延层上生长第三N型外延层；（g）、重复（d）-（f）的工艺流程，直到形成指定n层的第n N型外延层，且每一层中都包含有通过上述离子注入形成的P型杂质；（h）、高温热过程，使得上述每层N型外延层中的P型杂质扩散并上下连通，形成P柱，从而形成交替邻接排布的P柱和N柱，即超结结构。然而，从上述多次外延、光刻和注入的制造工艺可以看出，形成超结结构中的P柱，其工序非常繁琐，多次的外延、光刻和注入工序大大增加了器件的制造成本，同时，复杂工艺流程对于工艺过程的一致性与稳定性要求大大提高，从而增加了器件的耐压能力和可靠性的波动风险。

[0005] 目前公知的制造超结结构的半导体工艺还包括：2）、深沟槽外延填充的制造工艺。中国专利CN 101872724A中所介绍的《超级结MOSFET的制作方法》，就涉及了一种使用深沟槽外延填充工艺来制造超结结构的方法。具体来讲，其主要工艺流程包括（a）、在给定的N型半导体外延层上生长沟槽刻蚀硬掩膜层；（b）、利用光刻形成刻蚀沟槽的窗口；（c）、利用硬掩膜层作为掩蔽层，在N型外延层上刻蚀出深沟槽；（d）、利用外延工艺将P型外延填入深沟槽，并利用多晶硅将深沟槽填满；（e）、通过刻蚀或化学机械抛光的方法去除N型外延层表面的硬掩膜层，从而形成交替邻接排布的P柱和N柱，即超结结构。从上述深沟槽外延填充的制造工艺可以看出，超结结构中的P柱深度是由深沟槽刻蚀的深度决定的，沟槽深度越深，超结结构就越深，能够获得的耗尽层就越厚，从而耐压能力就会越高。然而，沟槽的深度主要是由刻蚀沟槽的设备能力所决定，例如对于650V的器件，其沟槽深度通常需要
35um-40um，这个深度对于沟槽刻蚀设备的要求已经非常的高，如果需要更高耐压的器件，那么在仅改变沟槽深度的前提下，就会变的非常困难，同时，成本也会大大的增加。若要通过增加外延层的电阻率或厚度来获得更高的耐压，那么就会大大增加器件的导通电阻，从而降低超结结构的特征优势。而且，利用外延工艺填充较深的沟槽，工艺的难度和成本都非常高，也不利于稳定的批量生产。

发明内容

[0006] 本发明的目的是克服现有技术中存在的不足，提供一种具有超结结构的半导体器件及其制造方法，其反向耐压特性好，制造工艺简单，制造成本低，适于批量生产，安全可靠。

[0007] 按照本发明提供的技术方案，所述具有超结结构的半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板上的元件区域和周边区域，所述元件区域位于半导体基板的中心区，周边区域位于元件区域的外围，并环绕所述元件区域；在所述半导体器件的截面上，在半导体基板的第一导电外延层内包括若干对具有第一导电类型的第一柱和具有第二导电类型的第二柱；所述第一柱与第二柱沿着电流流通的方向在半导体基板的第一导电类型外延层内延伸；在垂直电流流通的方向上，由所述第一柱和第二柱构成的多对PN柱交替连接设置，在半导体基板内形成超结结构；所述超结结构存在于元件区域与周边区域；其创新在于：

[0008] 在所述半导体器件的截面上，第二导电类型的第二柱沿着电流流通的方向在第一导电类型外延层内延伸，且第二柱延伸的深度小于第一导电类型外延层的厚度；

[0009] 在所述半导体器件的截面上，在所述第二导电类型第二柱的正下方设置有第二导电类型注入区，所述第二导电类型注入区由第二导电类型注入区周围的第一导电类型外延层及第二导电类型注入区上方的第二导电类型的第二柱包围；

[0010] 所述第二导电类型注入区中的第二导电类型杂质浓度不低于第二导电类型第二柱中的第二导电类型杂质浓度；

[0011] 第二导电类型注入区的宽度，即在垂直于电流流通方向上的距离，与第二导电类型注入区上方第二导电类型第二柱的宽度相对应。

[0012] 在所述半导体器件的截面上，所述第二导电类型注入区的宽度，即在垂直于电流流通方向上的距离，与第二导电类型注入区上方第二导电类型第二柱的宽度相一致或相近。

[0013] 在所述半导体器件的截面上，元件区域内任意PN柱对的宽度及深度均相同。

[0014] 在所述半导体器件的截面上，所述元件区域包括平面型MOS结构或沟槽型MOS结构。

[0015] 一种具有超结结构的半导体器件的制造方法，所述半导体器件的制造方法包括如下步骤：

[0016] a、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型外延层与第一导电类型衬底；b、在所述半导体基板对应的第一导电类型外延层表面淀积硬掩膜层；c、选择性的掩蔽和刻蚀硬掩膜层，形成多个沟槽刻蚀的硬掩膜开口，通过所述硬掩膜开口，利用各项异性刻蚀方法在第一导电类型外延层上形成多个沟槽；d、利用第一导电类型外延层表面的硬掩膜层作为注入掩蔽层，向上述沟槽底部离子注入第二导电类型杂质，在沟槽槽底的正下方形成第二导电类型注入区；e、去除第一导电类型外延层表面的硬掩膜层；f、在第一导电类型外延层表面上淀积第二导电类型外延层，所述外延层填充在上述沟槽内，并覆盖于第一导电类型外延层的表面；g、对覆盖在第一导电类型外延层表面的第二导电类型外延层进行抛光和平坦化，在第一导电类型外延层内形成具有第二导电类型的第二柱；h、在上述半导体基板对应于第一导电类型外延层的表面上，通过常规半导体工艺，得到半导体器件对应的元件区域与周边区域；所述元件区域包括平面型MOS结构或沟槽型MOS结构。

[0017] 所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。所述半导体基板的材料包括硅。

[0018] 所述第二导电类型注入区中的第二导电类型杂质浓度不低于第二导电类型第二柱中的第二导电类型杂质浓度。

[0019] 所述沟槽的深度小于半导体基板内第一导电类型外延层的厚度。

[0020] 在所述半导体器件的截面上，在第一导电类型外延层内形成第二导电类型第二柱两侧的第一导电类型外延层形成具有第一导电类型的第一柱，所述具有第二导电类型的第二柱与具有第一导电类型的第一柱形成PN柱对，元件区域内任意PN柱对的宽度及深度均相同。

[0021] 所述“第一导电类型”和“第二导电类型”两者中，对于N型半导体器件，第一导电类型指N型，第二导电类型为P型；对于P型半导体器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。

[0022] 本发明的优点：

[0023] 1、通过在第二导电类型的第二柱下方设置第二导电类型注入区，使得器件在截止时，除了第二导电类型的第二柱与第一导电类型的第一柱充分耗尽产生第一耗尽层支持耐压以外，第二导电类型注入区与第一导电类型外延层也会充分耗尽产生第二耗尽层支持耐压，因此，当保持超结结构深度，即PN柱对深度不变的前提下，增加第二导电类型注入区可以有效提高器件耐压能力和可靠性。

[0024] 2、当器件要达到预期设定的耐压目标时，加入所述第二导电类型注入区可以在确保器件耐压能力不变或耐压能力提高的前提下，降低第二导电类型的第二柱深度，即沟槽深度；这样可以大大降低沟槽刻蚀和用第二导电类型外延层填充沟槽的工艺难度，提高工艺稳定性；同时，对于上述两步工艺的设备选择也会相应增加，从而降低器件的加工成本。

[0025] 3、所述第二导电类型注入区是通过在沟槽底部注入第二导电类型杂质形成的，其所用到的离子注入工艺，工艺条件和设备与常规的半导体工艺完全兼容，简单宜控，非常适合于批量生产，因此，在保证产品性能的同时，节约了成本，提高了性价比。

附图说明

[0026] 图1为本发明的结构示意图。

[0027] 图2~图8为本发明半导体器件的具体实施工艺步骤剖视图，其中：

[0028] 图2为半导体基板的结构示意图。

[0029] 图3为形成硬掩膜开口后的剖视图。

[0030] 图4为形成沟槽后的剖视图。

[0031] 图5为形成第二导电类型注入区后的剖视图。

[0032] 图6为形成第二导电类型外延层后的剖视图。

[0033] 图7为对第二导电类型外延层平坦化后的剖视图。

[0034] 图8为形成完整MOS结构后的剖视图。

[0035] 图9为本发明的半导体器件元件区域的反向耐压耗尽层示意图。

[0036] 图10a~图11为现有结构和本发明元件区域的剖视图与仿真反向耐压源漏电流-电压图，其中：

[0037] 图10a为现有结构的元件区域剖视图。

[0038] 图10b为现有结构的元件区域仿真反向耐压源漏电流-电压图。

[0039] 图11为本发明的元件区域仿真反向耐压源漏电流-电压图。

具体实施方式

[0040] 下面结合具体附图和实施例对本发明作进一步说明。

[0041] 如图1~图9所示：以N型半导体器件为例，本发明包括源极金属1、导电多晶硅2、P柱3、N柱4、绝缘介质层5、N型外延层6、P型注入区7、N+衬底8、P型阱区9、N型源区10、MOS结构11、绝缘氧化层12、硬掩膜开口13、硬掩膜层14、沟槽15、P型外延层16、第一耗尽层17及第二耗尽层18。

[0042] 如图1和图8所示：在所述具有超结结构的半导体器件的截面上，包括元件区域和周边区域，所述元件区域位于半导体基板的中心区域，周边区域位于元件区域的外围，并环绕所述元件区域。所述半导体基板包括N型外延层6与N+衬底8，所述N型外延层6邻接所述N+衬底8。在所述具有超结结构的半导体器件的截面上，所述N型外延层6内包括多对具有N型导电类型的第一柱和具有P型导电类型的第二柱，即N柱4形成第一柱，P柱3形成第二柱。所述N柱4和P柱3在N型外延层6内交替设置，形成超结结构；所述N柱4与P柱3沿着电流流通的方向在半导体基板的N型外延层6内延伸，即P柱3在N型外延层6内向靠近N+衬底8的方向延伸；在垂直于电流流通的方向上，N柱4与P柱3交替连接设置形成超结结构，所述超结结构设置于器件元件区域及周边区域。

[0043] 在所述半导体器件横截面上，所述N型外延层6内设置有多对交替邻接设置的PN柱对，每对PN柱对均由一个N柱4和一个P柱3相连构成。所述P柱3沿着电流流通的方向在N型外延层6内向N+衬底8的方向延伸，延伸的距离小于N型外延层6的厚度；元件区域内任意PN柱对的宽度及深度均相同。N型外延层6在沿着电流流通的方向上被多个P柱3分隔为多个与对应P柱3相邻接的N柱4。在P柱3的正下方设置有P型注入区7，所述P型注入区7被其上方的P柱3和周围的N型外延层6所包围，P型注入区7的宽度与P柱3的宽度基本一致，P型注入区7对应于P型导电类型杂质浓度大于P柱3对应P型导电类型杂质浓度。

[0044] 在所述半导体器件的截面上，所述元件区域的元件具有MOS结构11，所述MOS结构11包括平面型MOSFET或沟槽型MOSFET结构；元件区域内电流在纵向流动，即垂直于设置MOSFET的方向；也即沿着N型外延层6与N+衬底8间的方向流动。图1和图8中，给出了平面型MOSFET的结构。

[0045] 在所述半导体器件的截面上，在所述元件区域中超结结构的上部形成相互独立的P型阱区9，所述相邻的两个P型阱区9由相应的N柱4所隔离，P型阱区9与下方的P柱3相连接；所述P型阱区9利用N柱相隔离，保证MOS结构11中电流流通的通道。在P型阱区9的上部，设置相互独立的N型源区10。部分的N型源区10、P型阱区9与N型源区10的横向结深差、隔离P型阱区的N柱4被绝缘氧化层12所覆盖，绝缘氧化层12上面覆盖有导电多晶硅2，元件区域上的绝缘氧化层12和导电多晶硅2被绝缘介质层5所包覆。绝缘介质层5上面和相邻绝缘介质层5间的区域覆盖填充有源极金属1，源极金属1与曝露出来的N型源区10和P型阱区9电性连接成等电位。所述绝缘介质层5还覆盖周边区域超结结构的上表面，所述源极金属1还延伸覆盖于部分周边区域绝缘介质层5的上表面；位于元件区域与周边区域结合部的绝缘介质层5上覆盖有导电多晶硅2。

[0046] 上述结构的半导体器件结构，采用下述工艺步骤实现：

[0047] a、提供具有N型导电类型的半导体基板，所述半导体基板的材料包括硅；所述半导体基板包括N型外延层6与N+衬底8，其中N型外延层6用于提供超结结构中的N柱4，其中N+衬底8具有高掺杂浓度的N+导电类型；N型外延层6邻接N+衬底8，如图2所示；

[0048] b、在所述半导体基板对应的N型外延层6表面淀积硬掩膜层14；所述硬掩膜层14可以采用LPTEOS（低压化学气相沉积四乙基原硅酸盐）、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅，其后通过光刻和各向异性刻蚀形成硬掩膜；

[0049] c、在N型外延层6上形成一层硬掩膜层14，通过选择性的掩蔽和刻蚀，形成具有多个用于沟槽刻蚀的硬掩膜开口13，所述硬掩膜开口13包括位于元件区域的硬掩膜开口和位于周边区域的硬掩膜开口；利用各项异性干法刻蚀，形成沟槽15；所述沟槽15由N型外延层6表面向下在N型外延层6内延伸指定距离，沟槽15在N型外延层6内延伸的深度小于N型外延层的厚度，并将N型外延层6分隔为多个N柱4，所述N柱4的深度与沟槽15的深度相一致；如图3所示；

[0050] d、利用N型外延层6表面上的硬掩膜层14作为注入掩蔽层，通过离子注入向上述沟槽15底部注入P型杂质，形成位于沟槽15槽底正下方的P型注入区7；如图4所示；

[0051] e、去除N型外延层6表面的硬掩膜层14；

[0052] f、在N型外延层6表面上淀积P型外延层16，所述P型外延层16填充在上述沟槽15内，并覆盖在N型外延层6的表面上；当沟槽15内注入P型外延层16后，P型外延层16在N型外延层6内形成P柱3，从而在N型外延层6内形成交替设置的N柱4和P柱3，形成超结结构；P柱3对应P型导电类型杂质浓度小于上述P型注入区7的P型导电类型的杂质浓度；如图6所示；

[0053] g、对覆盖在N型外延层6表面的P型外延层16进行抛光和平坦化，去除N型外延层6表面的P型外延层16后，从而形成具有多对PN柱的半导体基板结构；如图7所示；

[0054] 在一些实施例中，也可不去除部分该P型外延层，即在器件表面保留适当厚度的P型外延层；

[0055] h、在上述半导体基板对应于N型外延层6的表面上，通过常规半导体工艺，得到半导体器件对应的元件区域与周边区域；所述元件区域包括平面型MOS结构或沟槽型MOS结构；如图1和图8所示；所述平面型MOS结构的制造方法可以参考ZL01807673.4中所公开的制造方法；所述沟槽型MOS结构的制造方法可以参考ZL200510110709.8中所公开的制造方法；通过在元件区域形成平面MOS结构或沟槽型MOS结构，得到具有超结结构的半导体器件结构。

[0056] 如图9所示：本发明具有超结结构的半导体器件的工作机理为；所述P型注入区7位于P柱3的正下方，宽度与P柱3宽度基本一致，并且被P柱3与N型外延层6所包围。当半导体器件反向耐压时，即漏电极施加正电压（对应于N型器件），栅电极与源电极连接零电位，由P柱3与N柱4所构成的PN结反向偏置，耗尽层从PN结界面向P柱3和N柱4延伸并完全耗尽P柱3和N柱4，形成第一耗尽层17；与此同时，由P型注入区7与N型外延层6所构成的PN结也是反向偏置，耗尽层从PN结界面向P型注入区7和N型外延层6延伸，由于P型注入区7的杂质浓度大于或等于P柱3杂质浓度，而P柱3杂质浓度又大于N柱4和N型外延层6杂质浓度，因此，上述耗尽层在N型外延层6内延伸的距离要大于在P型注入区7内延伸的距离，而且由于P型注入区7的宽度和P柱3的宽度基本一致，所以相邻两个P型注入区7和其之间的N型外延层6所产生的耗尽层会充分连接在一起，形成第二耗尽层18；所述第一耗尽层17和第二耗尽层18同时也会充分相连通形成支持器件耐压的一个整体的耗尽层。当在保持相同P柱3深度的条件下，增加P型注入区7就会增加一定厚度的耗尽层，因此就能够增加器件的耐压能力；同理，当在确保达到指定的器件耐压需求时，增加P型注入区7可以相应减小P柱3的深度，从而降低沟槽15刻蚀和P型外延层
16填充沟槽的工艺难度，提高工艺稳定性，增加产品的性价比。

[0057] 图10a、图10b和图9、图11所示，对比了现有传统具有超结结构的半导体器件元件区域和本发明加入了P型注入区7的具有超结结构的半导体器件元件区的剖视图和仿真反向耐压源漏电流-电压图。其中图10a为现有的具有超结结构的半导体器件元件区域，其特征是构成超结结构的P柱3延伸至N+衬底层8，并且其下方没有P型注入区7，在反向耐压时，主要是由P柱3和N柱4所产生的耗尽层来耐压；其中图10b为在图10a的结构下，当N型外延层6厚度为45μm，P柱3深度为45μm时仿真所得的源漏耐压结果，耐压值约为795V，图10b中横坐标表示半导体器件的反向耐压值，纵坐标表示P柱3的深度；其中图9为本发明具有超结结构的半导体器件元件区域，其特征是构成超结结构的P柱3未延伸至N+衬底8，同时，其下方设置有宽度与其基本一致的P型注入区7，P型注入区7被P柱
3和N型外延层6所包围，在反向耐压时，除了P柱3和N柱4所产生的耗尽层支持耐压以外，P型注入区7和N型外延层6同样会产生耗尽层来支持耐压；其中图11为在图9的结构下，当N型外延层6厚度为45μm，P柱3深度为39μm时仿真所得的漏源耐压结果，图11的纵横坐标表示与图10b表示的含义相同，可以看出其耐压值约为800V，完全能够达到P柱
3深度为45μm时的耐压能力。在确保耐压能力不变的前提下，将沟槽15刻蚀深度降低了
6μm，提高了沟槽刻蚀和填充的工艺稳定性，降低了加工成本，简化了制造工艺，适应性好，安全可靠。