集成电路制作过程中冗余金属填充的方法及半导体器件

摘要

本发明公开了一种集成电路制作过程中冗余金属填充的方法，涉及半导体器件技术领域，能够减小因冗余金属填充带来的耦合电容的影响，该方法包括：在包含介质层的半导体基片上分别形成互连线沟槽和冗余金属沟槽，所述冗余金属沟槽的深度小于所述互连线沟槽的深度；对所述互连线沟槽和所述冗余金属沟槽进行电镀并对电镀表面进行平坦化处理，形成厚度小于互连线金属厚度的冗余金属。本发明还公开一种半导体器件，所述半导体器件包括多层互连结构，每层所述互连结构包括介质层和在所述介质层上制成的互连线金属和冗余金属，其中，所述冗余金属厚度小于所述互连线金属厚度。本发明用于集成电路制作。

权利要求

1.一种集成电路制作过程中冗余金属填充的方法，其特征在于，该方法包括:

在包含介质层的半导体基片上分别形成互连线沟槽和冗余金属沟槽，所述冗余金属沟槽的深度小于所述互连线沟槽的深度;以及

对所述互连线沟槽和所述冗余金属沟槽进行电镀并对电镀表面进行平坦化处理，形成厚度小于互连线金属厚度的冗余金属;

其中，所述在包含介质层的半导体基片上分别形成互连线沟槽和冗余金属沟槽，所述冗余金属沟槽的深度小于所述互连线沟槽的深度，包括:在包含介质层的半导体基片上按照互连线图形形成互连线沟槽;以及在形成所述互连线沟槽的半导体基片上确定冗余金属对应的位置，形成深度小于所述互连线沟槽深度的冗余金属沟槽;其中:所述在包含介质层的半导体基片上按照互连线图形形成互连线沟槽，包括:在包含介质层的半导体基片上沉积阻挡层，平坦化所述阻挡层以涂覆光刻胶层，并将互连线图形转移至所述光刻胶层，在所述光刻胶有互连线图形的位置处形成开口;以及以互连线图形位置处形成开口的所述光刻胶层为掩膜，在所述半导体基片上所述开口对应的位置处形成互连线沟槽;所述在形成所述互连线沟槽的半导体基片上确定冗余金属对应的位置，形成深度小于所述互连线沟槽深度的冗余金属沟槽，具体为:在所述互连线沟槽内填充底部阻挡层，平坦化所述底部阻挡层的表面以涂覆光刻胶层，并在所述光刻胶层冗余金属对应的位置处形成开口;以冗余金属位置处形成开口的所述光刻胶层为掩膜，在所述半导体基片上所述开口对应的位置处形成深度小于所述互连线沟槽深度的冗余金属沟槽;其中:所述以冗余金属位置处形成开口的所述光刻胶层为掩膜，在所述半导体基片上所述开口对应的位置处形成深度小于所述互连线沟槽深度的冗余金属沟槽，包括:以冗余金属位置处形成开口的所述光刻胶层为掩膜，刻蚀所述开口对应的所述底部阻挡层和所述半导体基片的所述介质层，形成深度小于所述互连线沟槽深度的冗余金属沟槽原型;以及去除所述半导体基片上的所述光刻胶层和所述底部阻挡层，形成深度小于所述互连线沟槽深度的冗余金属沟槽;所述对所述互连线沟槽和所述冗余金属沟槽进行电镀并对电镀表面进行平坦化处理，形成厚度小于互连线金属厚度的冗余金属，包括:在所述互连线沟槽和所述冗余金属沟槽内电镀铜镀层，并采用化学机械抛光平坦化所述铜镀层的表面，形成厚度小于互连线金属厚度的冗余金属。

说明书

集成电路制作过程中冗余金属填充的方法及半导体器件

技术领域

[0001] 本发明涉及半导体器件技术领域，具体涉及一种集成电路制作过程中冗余金属填充的方法及半导体器件。

背景技术

[0002] 通常来说，集成电路的制造过程中涉及一系列的分层过程，在这些过程中，金属、电解质和其他材料被施加到半导体基片，以形成分层的互连结构，该互连结构通过通孔将集成电路的各层之间连接起来，使得集成电路具有很高的复杂性和电路密度。

[0003] 当集成电路(Integrated Circuit，IC)的特征尺寸降到90纳米以下的时候，为了避免降低多层制造工艺过程中的良品率，在每一层的制造中，使电路表面具有较好的平整度是十分重要的。如果电路层表面的平整度不够好，势必会影响到光刻中所要求的聚焦深度水平，从而降低良品率。平整度较好的电路可以确保金属互连结构在整个成型步骤中不会变形。

[0004] 为了获得制造多层集成电路所必须的平整度，使用化学机械抛光(Chemical Mechanical Polishing，CMP)工艺来使得互连介质层形貌平坦化。由于CMP过程之后的表面厚度通常依赖互连线图形密度，因此而产生的表面厚度变化可能大于30％，由此而带来的两个重要问题是金属蝶形和氧化层侵蚀。

[0005] 冗余金属填充(Dummy Fill)是集成电路制造中所应用的改善表面平坦化的技术，它通过在芯片中电路的空余位置填充冗余金属来提高电路密度的均匀性，改善在化学机械抛光(Chemical Mechanical Polishing，CMP)后电路表面的平坦性，减小金属蝶形和氧化层侵蚀缺陷，进而提高产品的可靠性和良率。然而，冗余金属填充增加了冗余金属与电路间的耦合电容，这也给电路性能带来一系列负面的影响，例如信号延迟、干扰噪声以及能量的消耗。

[0006] 因此，如何减小因冗余金属填充带来的耦合电容的影响成为一个非常值得研究的问题。

发明内容

[0007] (一)要解决的技术问题

[0008] 为了减小现有技术中冗余金属带来的耦合电容的影响，本发明实施例提供一种集成电路制作过程中冗余金属填充的方法及半导体器件，以减小因冗余金属填充带来的耦合电容的影响。

[0009] (二)技术方案

[0010] 为了达到上述目的，本发明实施例所提供的集成电路制作过程中冗余金属填充的方法，包括：

[0011] 在包含介质层的半导体基片上分别形成互连线沟槽和冗余金属沟槽，所述冗余金属沟槽的深度小于所述互连线沟槽的深度；

[0012] 对所述互连线沟槽和所述冗余金属沟槽进行电镀并对电镀表面进行平坦化处理，形成厚度小于互连线金属厚度的冗余金属。

[0013] 本发明实施例还提供一种依据上述方法而制成的半导体器件，所述半导体器件包括多层互连结构，每层所述互连结构包括介质层和在所述介质层上制成的互连线金属和冗余金属，其中，所述冗余金属厚度小于所述互连线金属厚度。

[0014] (三)有益效果

[0015] 从上述技术方案可以看出，本发明实施例具有以下有益效果：

[0016] 1、本发明提供的在集成电路制作过程中进行冗余金属填充的方法，通过在集成电路制造工艺中将形成互连线沟槽和冗余金属沟槽的步骤分别进行，而非一次同时形成互连线沟槽和冗余金属沟槽，使得形成的冗余金属沟槽的深度能够小于互连线沟槽的深度，进而使得冗余金属的厚度小于互连线金属的厚度，因而冗余金属对地距离减小，冗余金属带来的对地电容比传统方法明显减小，并且冗余金属对信号线相对面积减少，降低了与信号线间的耦合电容，有效地减小了填充冗余金属带来的耦合电容，降低了耦合电容带来的影响。

[0017] 2、本发明实施例提供的半导体器件，冗余金属的厚度小于互连线金属的厚度，因而冗余金属对地距离减小，冗余金属带来的对地电容比传统方法明显减小，并且冗余金属对信号线相对面积减少，降低了与信号线间的耦合电容，有效地减小了填充冗余金属带来的耦合电容，降低了耦合电容带来的影响。

附图说明

[0018] 图1为本发明实施例一中集成电路制作过程中冗余金属填充的方法流程示意图；

[0019] 图2为依照本发明实施例一中方法制成的半导体器件中一层互连结构剖面示意图；

[0020] 图3为本发明实施例二中集成电路制作过程中冗余金属填充的方法流程示意图；

[0021] 图4为本发明实施例二步骤211后互连结构的效果示意图；

[0022] 图5为本发明实施例二步骤212后互连结构的效果示意图；

[0023] 图6为本发明实施例二步骤221后互连结构的效果示意图；

[0024] 图7为本发明实施例二步骤222后互连结构的效果示意图；

[0025] 图8为本发明实施例二步骤223后互连结构的效果示意图；

[0026] 图9为本发明实施例二步骤23后互连结构的效果示意图；

[0027] 图10为本发明实施例三中半导体器件剖面示意图；

[0028] 图11本发明实施例三所述的半导体器件中一层互连结构示意图；

[0029] 图12本传统半导体器件中一层互连结构示意图。

具体实施方式

[0030] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

[0031] 实施例一

[0032] 本发明实施例提供的集成电路制作过程中冗余金属填充的方法，旨在减小因冗余金属带来的耦合电容的影响，参见图1，所述方法包括如下步骤：

[0033] S1、在包含介质层的半导体基片上分别形成互连线沟槽和冗余金属沟槽，所述冗余金属沟槽的深度小于所述互连线沟槽的深度。

[0034] 提供半导体衬底，所述半导体基片可为单晶硅或多晶硅衬底，在所述半导体衬底上形成介质层，即氧化层或绝缘层。在介质层上形成互连线沟槽和形成冗余金属沟槽的步骤分别进行，可以分别通过光刻、刻蚀等工艺实现。参见图2，为采用本发明实施例所述方法制成的互连结构剖面示意图，因不是同步形成互连线沟槽和冗余金属沟槽，因此可分别控制影响刻蚀深度的因素来控制沟槽的深度，使互连线沟槽的深度t2小于所述冗余金属沟槽的深度t1。

[0035] S2、对所述互连线沟槽和所述冗余金属沟槽进行电镀并对电镀表面进行平坦化处理，形成厚度小于互连线金属厚度的冗余金属。

[0036] 在分别形成互连线沟槽和冗余金属沟槽后，对所述互连线沟槽和所述冗余金属沟槽进行电镀并对电镀表面进行平坦化处理，并使电镀的金属表面平坦化，最终形成厚度小于互连线金属厚度的冗余金属。

[0037] 本发明实施例集成电路制作过程中冗余金属填充的方法，通过在集成电路制造工艺中将形成互连线沟槽和冗余金属沟槽的步骤分别进行，而非一次同时形成互连线沟槽和冗余金属沟槽，使得形成的冗余金属沟槽的深度能够小于互连线沟槽的深度，进而使得冗余金属的厚度小于互连线金属的厚度，因而冗余金属对地距离减小，冗余金属带来的对地电容比传统方法明显减小，并且冗余金属对信号线相对面积减少，降低了与信号线间的耦合电容，有效地减小了填充冗余金属带来的耦合电容，降低了耦合电容带来的影响。

[0038] 实施例二

[0039] 本发明实施例二基于实施例一，实施例一中所述的步骤S1、在包含介质层的半导体基片上分别形成互连线沟槽和冗余金属沟槽，所述冗余金属沟槽的深度小于所述互连线沟槽的深度，在本实施例中具体为：

[0040] S21、在包含介质层的半导体基片上按照互连线图形形成互连线沟槽。

[0041] 进一步地，参见图3，所述步骤S21、在包含介质层的半导体基片上按照互连线图形形成互连线沟槽，包括：

[0042] S211、在包含介质层1的半导体基片上沉积阻挡层2，平坦化所述阻挡层2以涂覆第一光刻胶层3，并将互连线图形转移至所述第一光刻胶层3，在所述第一光刻胶层3有互连线图形的位置处形成开口4，效果图如图4所示。

[0043] 本发明实施例介质层采用高温氧化的方法实现，阻挡层可以通过化学气相沉积实现，阻挡层材料选用氮化硅，用以阻挡离子扩散和阻挡刻蚀。

[0044] S212、以互连线图形位置处形成开口的所述第一光刻胶层为掩膜，在所述半导体基片上互连线图形所述开口对应的位置处形成互连线沟槽5，而根据电路结构，在形成互连线沟槽之后还可能形成通孔6，此步骤后效果图如图5所示。

[0045] 本发明实施例可以基于双大马士革工艺，对介质层进行刻蚀形成沟槽和通孔，互连线沟槽和通孔的制备流程与顺序根据工艺流程的不同而有所差别，但最终形成完整的互连线沟槽和通孔。

[0046] S22、在形成所述互连线沟槽的半导体基片上确定冗余金属对应的位置，形成深度小于所述互连线沟槽深度的冗余金属沟槽。

[0047] 进一步地，参见图3，所述步骤S22、在形成所述互连线沟槽的半导体基片上确定冗余金属对应的位置，形成深度小于所述互连线沟槽深度的冗余金属沟槽，包括：

[0048] S221、在所述互连线沟槽5内填充底部阻挡层7，平坦化所述底部阻挡层7的表面以涂覆第二光刻胶层8，并在所述第二光刻胶层8冗余金属对应的位置处形成开口9，效果图如图6所示。

[0049] 本发明实施例在互连线沟槽内填充的底部阻挡层采用化学气相沉积法填入，材料可以选用氮化钛或氮化硅。通过旋涂法平坦化底部阻挡层的表面以涂覆第二光刻胶层，经过曝光显影等工艺，在第二光刻胶层形成冗余金属图形，并在光刻胶层与冗余金属图形对应的位置处形成开口。

[0050] S222、以所述第二光刻胶层8为掩膜，刻蚀所述开口9对应的所述底部阻挡层7和所述半导体基片的所述介质层1，形成深度小于所述互连线沟槽深度的冗余金属沟槽原型，效果图如图7所示。

[0051] 以所述第二光刻胶层作为掩膜，刻蚀冗余金属位置开口处对应的所述底部阻挡层和介质层，使冗余金属沟槽的刻蚀时间小于互连线沟槽的刻蚀时间，形成深度小于所述互连线沟槽深度的冗余金属沟槽原型。

[0052] S223、去除所述半导体基片上的所述第二光刻胶层8和所述底部阻挡层7，形成深度小于所述互连线沟槽深度的冗余金属沟槽10，效果图如图8所示。

[0053] 本发明实施例利用灰化法和湿法刻蚀法完全去除光刻胶层，然后采用干法刻蚀法刻蚀去除底部抗反射阻挡层，形成最终的互连线沟槽和冗余金属沟槽，在本步骤中干法刻蚀所用的气体可以是CF4和O2的组合。

[0054] 本发明实施例以所第二述光刻胶层为掩膜，在所述半导体基片上冗余金属所述开口对应的位置处形成深度小于所述互连线沟槽深度的冗余金属沟槽。

[0055] 参见图3，实施例一中所述步骤的S2、对所述互连线沟槽和所述冗余金属沟槽进行电镀并对电镀表面进行平坦化处理，形成厚度小于互连线金属厚度的冗余金属，具体为：

[0056] S23、在所述互连线沟槽5和所述冗余金属沟槽10内电镀铜镀层11，并采用化学机械抛光平坦化所述铜镀层11的表面，形成厚度小于互连线金属厚度的冗余金属，最终效果图如图9所示。

[0057] 本发明实施例是基于双大马士革工艺的，在电镀铜镀层时，包括但是不拘泥于以下工艺步骤：在包含最终互连线沟槽、冗余金属沟槽和通孔的半导体基底上溅射沉积扩散阻挡层(TaN/Ta Barrier)和铜籽晶层(Seed layer)，其中，扩散阻挡层的作用是阻止铜扩散进入介质层并增强介质层与铜的黏附性，籽晶层是作为电镀时的导电层，之后电镀铜互连线，最后进行退火和化学机械抛光，对铜镀层进行平坦化处理和清洗，最终形成金属互连线和完成冗余金属填充。

[0058] 需要说明的是，本发明所保护的集成电路制作过程中冗余金属填充的方法并不限于上述所举的工艺，本发明的保护范围以权利要求限定的范围为准。

[0059] 本发明实施例二以详细工艺流程作为举例来说明集成电路制作过程中冗余金属填充的方法，本发明实施例二先形成互连线沟槽，之后在形成互连线沟槽的半导体基片上形成冗余金属沟槽，但是本发明实施例二中的步骤S1、在包含介质层的半导体基片上分别形成互连线沟槽和冗余金属沟槽的顺序并不限于步骤S21和S22，同时，也可以为：

[0060] S31、在包含介质层的半导体基片上确定冗余金属对应的位置，形成冗余金属沟槽。

[0061] S32、在形成所述冗余金属沟槽的半导体基片上按照互连线图形形成互连线沟槽，其中所述冗余金属沟槽的深度小于所述互连线沟槽的深度。

[0062] 步骤S31和S32所采用的工艺方法与制备方法可参照上述流程，此处不再赘述。

[0063] 实施例三

[0064] 参见图10，本发明实施例三提供一种半导体器件，旨在减小因填充冗余金属给互连线耦合电容带来的影响，所述半导体器件包括多层互连结构1，不同层的互连结构之间通过通孔2电性相通，每层所述互连结构1包括介质层3和在所述介质层上制成的互连线金属4和冗余金属5，其中，所述冗余金属5厚度小于所述互连线金属4厚度。

[0065] 本发明实施例所述半导体器件，冗余金属的厚度小于互连线金属的厚度，因而冗余金属对地距离减小，冗余金属带来的对地电容比传统方法明显减小，并且冗余金属对信号线相对面积减少，降低了与信号线间的耦合电容，有效地减小了填充冗余金属带来的耦合电容，降低了耦合电容带来的影响。

[0066] 进一步地，本实施例所述半导体器件的互连金属和冗余金属为铜，介质层可以通过高温氧化的方法覆盖二氧化硅。半导体器件冗余金属和互连线金属的制作流程可以采用双大马士革工艺，其中制作冗余金属沟槽和互连线沟槽的步骤分步进行，从而实现沟槽深度不同，参见图11和图12，为本发明实施例半导体器件一层互连结构和传统半导体器件一层互连结构对比图，所图所示，本发明实施例的半导体器件冗余金属厚度t1小于互连线金属厚度t2，冗余金属与互连线金属距离同为d的时候，本实施例中冗余金属的对地电容Cg1小于传统半导体器件中冗余金属的对地电容Cg2，因相对面积减小，本实施例半导体器件的冗余金属与互连线金属之间的电容Cc1亦小于传统半导体器件中冗余金属与互连线金属之间的电容Cc2。

[0067] 本发明实施例所述的半导体器件，通过在集成电路制造工艺中将形成互连线沟槽和冗余金属沟槽的步骤分别进行，而非一次同时形成互连线沟槽和冗余金属沟槽，使得形成的冗余金属沟槽的深度能够小于互连线沟槽的深度，进而使得冗余金属的厚度小于互连线金属的厚度，因而冗余金属对地距离减小，冗余金属带来的对地电容比传统方法明显减小，并且冗余金属对信号线相对面积减少，降低了与信号线间的耦合电容，有效地减小了填充冗余金属带来的耦合电容，降低了耦合电容带来的影响。

[0068] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。