本发明提供了一种闪存器件以及制造方法，该器件包括：半导体衬底；栅堆叠，形成于所述半导体衬底之上；沟道区，位于所述栅堆叠之下；侧墙，位于所述栅堆叠外侧；以及源/漏区，位于所述沟道区外侧；其中，所述栅堆叠包括：第一栅介质层，位于所述沟道区之上；第一导电层，覆盖所述第一栅介质层的上表面和侧墙的内壁；第二栅介质层，覆盖所述第一导电层的表面；第二导电层，覆盖所述第二导电层的表面。本发明的实施例适用于闪存器件的制造。
1.一种闪存器件，包括：半导体衬底；栅堆叠，形成于所述半导体衬底之上；沟道区，位于所述栅堆叠之下；侧墙，位于所述栅堆叠外侧；以及源/漏区，位于所述沟道区外侧；
第一导电层，覆盖所述第一栅介质层的上表面和侧墙的内壁；
其中所述第一导电层位于所述侧墙之上的宽度大于所述沟道区的沟道长度。
2.根据权利要求1所述的闪存器件，所述第一栅介质层为Al2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO2和Si3N4中的任一种或多种的组合。
3.根据权利要求1所述的闪存器件，所述第二栅介质层为Al2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO2和Si3N4中的任一种或多种的组合。
4.根据权利要求1所述的闪存器件，所述第一导电层由包括TiN、TaN、Ti、Ta、Al、Cu、Ci、Ni或多晶Si中的任一种或多种的组合形成。
5.根据权利要求1所述的闪存器件，所述第二导电层由包括TiN、TaN、Ti、Ta、Al、Cu、Co、Ni或多晶Si中的任一种或多种的组合形成。
6.根据权利要求1所述的闪存器件，所述第二栅介质层位于所述侧墙之上的宽度大于所述沟道区的沟道长度。
7.根据权利要求6所述的闪存器件，所述第二导电层位于所述侧墙之上的宽度大于所述沟道区的沟道长度。
8.根据权利要求1至5中任一项所述的闪存器件，所述第一导电层、第二栅介质层和第二导电层位于所述侧墙之上的宽度相同，且大于所述沟道区的沟道长度。
在所述半导体衬底上形成牺牲栅堆叠、所述牺牲栅堆叠外侧的侧墙以及所述侧墙外侧的源/漏区，所述牺牲栅堆叠包括第一栅介质层和牺牲栅极；
覆盖所述第一开口的底部和侧壁，依次淀积第一导电层、第二栅介质层和第二导电层，并对它们进行刻蚀以形成栅堆叠，其中，在淀积所述第一导电层、第二栅介质层和第二导电层时，淀积的范围大于所述第一开口；
刻蚀后留下的第一导电层、第二栅介质层和第二导电层位于所述侧墙之上的宽度大于所述第一开口。
10.根据权利要求9所述的方法，其中，所述牺牲栅堆叠中，所述第一栅介质层和牺牲栅极之间进一步包括刻蚀保护层，所述刻蚀保护层用于保护第一栅介质层。
11.根据权利要求10所述的方法，其中，所述刻蚀保护层与所述第一导电层的材料相同。
12.根据权利要求9所述的方法，其中，在形成第一开口时，还包括去除所述第一栅介质层，并重新淀积一层栅介质层。
13.根据权利要求9所述的方法，其中，在形成栅堆叠之前，在所述侧墙外围淀积绝缘介质层，并进行平坦化处理至所述牺牲栅极的顶部露出。
14.根据权利要求9所述的方法，其中，淀积所述第一导电层、第二栅介质层和第二导电层包括：覆盖所述第一开口的表面形成第一导电层，所述第一导电层在第一开口内形成第二开口；
覆盖所述第二开口的表面形成第二栅介质层，所述第二栅介质层在第二开口内形成第三开口；
15.根据权利要求9至14中任一项所述的方法，其中，所述第一栅介质层为Al2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO2和Si3N4中的任一种或多种的组合。
16.根据权利要求9至14中任一项所述的方法，其中，所述第一导电层和第二导电层由包括TiN、TaN、Ti、Ta、Al、Cu、Co、Ni或多晶Si中的任一种或多种的组合形成。
一种闪存器件及其制造方法
技术领域
[0001] 本发明涉及半导体制造领域，尤其涉及一种闪存器件及其制造方法。
背景技术
[0002] 闪存器件是一种电写入和擦除数据的器件，其通过在控制栅极(Control Gate)、浮置栅极(Floating Gate)和衬底之间设置介质层而形成串联的两个电容器，即使在对器件断电时也能在浮置栅极上保持电荷，以提供存储功能。
[0003] 为了提高器件的开关性能，希望能够进一步增大控制栅极与浮置栅极之间的电容，以便电压能够尽量集中在浮置栅极与源/漏形成的电容器上。
发明内容
[0004] 为了能够进一步增大控制栅极与浮置栅极之间的电容，根据本发明的一个方面，提供了一种闪存器件，包括：半导体衬底；栅堆叠，形成于半导体衬底之上；沟道区，位于栅堆叠之下；侧墙，位于栅堆叠外侧；以及源/漏区，位于沟道区外侧；其中，栅堆叠包括：第一栅介质层，位于沟道区之上；第一导电层，覆盖第一栅介质层的上表面和侧墙的内壁；第二栅介质层，覆盖第一导电层的表面；第二导电层，覆盖第二导电层的表面。
[0005] 根据本发明的另一方面，提供了一种制造闪存器件的方法，包括以下步骤：提供半导体衬底；在半导体衬底上形成牺牲栅堆叠、所述牺牲栅堆叠外侧的侧墙以及所述侧墙外侧的源/漏区，所述牺牲栅堆叠包括第一栅介质层和牺牲栅极；去除所述牺牲栅极以在所述侧墙内壁形成第一开口；覆盖所述第一开口的底部和侧壁，依次淀积第一导电层、第二栅介质层和第二导电层，并对它们进行刻蚀以形成栅堆叠。
[0006] 在这个方法中，优选地，所述牺牲栅堆叠中，在所述第一栅介质层和牺牲栅极之间进一步包括刻蚀保护层，刻蚀保护层可以与后面的第一导电层材料相同，用于保护第一栅介质层。
[0007] 在上述方案的基础上，优选地，第一栅介质层和第二栅介质层可以为Al2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO2或Si3N4中的任一种或多种的组合。
[0008] 第一导电层和第二导电层可以由包括TiN、TaN、Ti、Ta、Cu、Al、或多晶Si中的任一种或多种的组合形成。
[0009] 根据本发明实施例提供的闪存器件，由于第一导电层和第二栅介质层覆盖栅介质层与侧墙的侧壁依次淀积形成，大大增加了控制栅极与浮置栅极之间的电容的正对面积，因此可以获得更大的电容，实现更好的开关性能。
附图说明
[0010] 根据示例实施例的描述，本发明的这些和其他目的和优点方面将变得显而易见。在附图中，相同的附图标记指示相同或相似的部分。
[0011] 图1～10示出了根据本发明的闪存器件制造方法的各步骤中器件结构的剖面图。
具体实施方式
[0012] 以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
[0013] 在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0014] 如图1所示，在半导体衬底110(例如，可以是Si衬底)的上表面淀积厚度为2～5nm的第一栅介质层120，第一栅介质层120可以是氧化铝(Al2O3)、氧化铪(HfO2)，氧化铪硅(HfSiO)，氮氧化铪硅(HfSiON)，氧化铪钽(HfTaO)，氧化铪钛(HfTiO)，氧化铪锆(HfZrO)，氧化硅(SiO2)或氮化硅(Si3N4)中的一种或多种的组合。这里的半导体衬底110是经过处理的，例如包括原始掺杂以及在半导体衬底上形成氧化物、氮化物等保护层，这些工艺可以参考MOS管制造的基本流程。
[0015] 在第一栅介质层120上淀积刻蚀保护层130，刻蚀保护层130可以包括由TiN、TaN、Ti、Ta、Al、Cu、Co、Ni或多晶Si中任一种或多种的组合形成，或者还可以包括Ta2C、HfN、HfC、TiC、MoN、MoC、TaTbN、TaErN、TaYbN、TaSiN、TaAlN、TiAlN、TaHfN、TiHfN、HfSiN、MoSiN、MoAlN、Mo、Ru、RuO2、RuTax、NiTax以及其他金属，目的是为了保护下面的第一栅介质层不在工艺中被破坏。在刻蚀保护层130上淀积多晶硅层140用于形成牺牲栅极。保护层130不是必须的，也可以直接在第一栅介质层120上形成牺牲栅极。
[0016] 接下来，如图2所示，在多晶硅层140上涂敷光刻胶层，并根据栅极的形状对光刻胶层图案化，以形成图案化的光刻胶层210。
[0017] 利用图案化的光刻胶层210作为掩膜，对多晶硅层140和保护层130进行反应离子蚀刻RIE以形成刻蚀后的刻蚀保护层131以及牺牲栅极141。然后去除图案化的光刻胶层210，如图3所示。其中刻蚀保护层131形成闪存器件的浮置栅极的一部分，这一部分不一定在这一步中形成，也可以在后面淀积第一导电层时形成。
[0018] 当然在本发明的其它实施例中，在这个刻蚀步骤中也可以进一步将第一栅介质层120进行刻蚀。这里优选先不刻蚀第一栅介质层120。
[0019] 然后，如图4所示，以牺牲栅堆叠为掩膜，对硅衬底110执行低能离子注入(LDD)，以形成轻掺杂源/漏区(或称为源/漏延伸区)。还可以利用大角度注入在硅衬底110中形成Halo区。在第一栅介质层120和牺牲栅极141上淀积氧化层或氮化物层，例如Si3N4等，对该氧化物层或氮化物层进行刻蚀，从而形成栅极侧墙420。然后，利用具有栅极侧墙420的牺牲栅堆叠作为掩膜蚀刻第一栅介质层120并进行常规离子注入，以得到第一栅介质层121和源/漏区。之后，可以在1000℃左右条件下进行5s的活化退火，从而激活源/漏区。
[0020] 之后，在源/漏区上淀积一层Ti、W或Co等金属，在高温下进行退火，从而形成源/漏区的金属硅化物接触510和牺牲栅极141上方的金属硅化物接触520，能够有效减小源/漏的接触电阻。
[0021] 为了进一步保护源/漏区，可以在已经形成部分器件结构的半导体衬底上淀积一氮化物薄层。
[0022] 然后，如图6所示，在半导体衬底以及其上的器件表面淀积层间介质层610，例如SiO2或者其它的磷硅玻璃、硼磷硅玻璃等材料，并对层间介质层610进行化学机械抛光，直到暴露牺牲栅极141的上表面上的金属硅化物接触520。
[0023] 接着，如图7所示，进行蚀刻以去除包含硅化物接触520的牺牲栅极141，以形成第一开口，暴露刻蚀保护层131。
[0024] 应当注意，形成包括源区、漏区、栅极侧墙、栅介质层和牺牲栅极的半导体结构的工艺是本领域的公知技术，以上所描述的过程仅仅是一个示例而不应被理解为对本发明的限制。本领域技术人员可以理解，可以使用本领域已知的其他任何方法形成上述半导体结构。
[0025] 然后，如图8所示，在半导体衬底上淀积第一导电层材料，可以是包括TiN、TaN、Ti、Ta、Cu、Al、Co、Ni或多晶Si中任一种或多种的组合，优选厚度为5～20nm的第一金属层810。第一导电层810在第一开口内形成一个U型开口，称之为第二开口。原先形成的刻蚀保护层131与第一导电层的材料可以相同，能够形成一体结构，因此在图9中我们将刻蚀保护层131省略，直接用第一导电层810表示，后面的图10也相同。
[0026] 在第一导电层810上淀积第二栅介质层820，第二栅介质层820可以是包括氧化铝(Al2O3)、氧化铪(HfO2)，氧化铪硅(HfSiO)，氮氧化铪硅(HfSiON)，氧化铪钽(HfTaO)，氧化铪钛(HfTiO)，氧化铪锆(HfZrO)，氧化硅(SiO2)或氮化硅(Si3N4)中的一种或多种的组合，优选采用高k介质材料，厚度为5～20nm。第二栅介质层820在第二开口内形成一个U型开口，称之为第三开口。
[0027] 在第二栅介质层820上淀积第二导电层830，第二导电层的材料可以与第一导电层的材料相同，优选为TiN。第二导电层830填满了上述第三开口。
[0028] 参照图8，在淀积第一导电层810、第二栅介质层820和第二导电层830时，优选淀积在整个半导体衬底上，后面刻蚀形成栅堆叠时，可以选择刻蚀范围的大小。
[0029] 本领域普通技术人员可以采用任何已知的适当淀积和蚀刻工艺执行以上步骤。
[0030] 然后，在第二导电层830上涂敷光刻胶层，并根据控制栅极的形状对其图案化，以形成图案化的光刻胶层910。以图案化的光刻胶层910为掩膜对第二导电层830、第二栅介质层820和第一导电层810进行RIE刻蚀处理，以形成控制栅极831、第二栅介质层821和浮置栅极811，如图9所示。
[0031] 在刻蚀中需要注意的是，刻蚀后的栅堆叠的顶部宽度大于第一开口的宽度，一方面是为了进一步增大控制栅极831和浮置栅极811之间形成的电容器的正对面积，另一方面，较宽的栅堆叠有利于减小栅极电阻，从而提高器件性能。
[0032] 最后，如图10所示，去除图案化的光刻胶层910，以得到根据本发明实施例的闪存器件。
[0033] 至此，得到了根据本发明实施例的一个闪存器件结构，如图10所示，包括：
[0034] 半导体衬底110；栅堆叠，形成于半导体衬底110之上；沟道区150，位于栅堆叠之下；侧墙420，位于栅堆叠外侧；以及源/漏区，位于沟道区150外侧。
[0035] 其中，该栅堆叠包括：第一栅介质层121，位于沟道区150之上；第一导电层811，覆盖第一栅介质层121的上表面和侧墙420的内壁；第二栅介质层821，覆盖第一导电层811的表面；第二导电层831，覆盖第二导电层821的表面，并可将821上方形成的开口填满。
[0036] 在上述的结构中，其中，第一导电层811作为闪存器件的浮置栅极，第二导电层831作为闪存器件的控制栅极。
[0037] 在上述的结构中，优选地，源/漏区中可以有金属硅化物接触510。
[0038] 优选地，第一栅介质层121、第二栅介质层821可以为Al2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、SiO2或Si3N4中的任一种或多种的组合，优选采用高k栅介质材料，从而能够有效保证控制栅极与浮置栅极之间的耦合。；第一导电层811和第二导电层831可以由包括TiN、TaN、Ti、Ta、Al、Cu、Co、Ni或多晶Si中的任一种或多种的组合形成。
[0039] 优选地，栅堆叠的顶部宽度大于沟道区150的沟道长度。其中，第一导电层延伸到侧墙420两侧，顶部宽度大于沟道区150的沟道长度；第二栅介质层821延伸到侧墙420两侧，顶部宽度大于沟道区150的沟道长度；第二导电层831的顶部延伸到侧墙420两侧，宽度大于沟道区150的沟道长度。这样做的目的一方面是为了进一步增大控制栅极831和浮置栅极811之间形成的电容器的正对面积，另一方面，较宽的栅堆叠有利于减小栅极电阻，从而提高器件性能。
[0040] 根据本发明的实施例得到的闪存器件，大大增加了控制栅极与浮置栅极之间的正对面积，增大了控制栅极、第二栅介质层与浮置栅极形成的电容器的容量，从而将电压大部转移到浮置栅极与源/漏形成的电容上，使得器件的开关性能得到改善，另外由于栅堆叠的面积大大增加，因此减小了栅极电阻，改善了器件的电流性能。
[0041] 上面的描述仅用于说明本发明的实施方式，而并非要限制本发明的范围。本领域的技术人员应该理解，本发明的范围由所附权利要求限定。不脱离本发明的精神和原理的任何修改或局部替换，均应落入本发明的范围之内。
