本发明提供一种数字定时器，包括电源输入端、定时输出端和公共接地端，加载在电源输入端的交流电压经降压、整流通过脉冲波形整形晶体三极管集电极输出至由编码电路输入端，编码信号二极管译码电路输出至定时输出三极管，定时输出三极管发射极向定时输出端输出高电平有效的定时输出信号；计数芯片输出端根据预设周期的二进制数与译码电路对应位上的二极管相连；数字定时器还包括状态锁定电路以及自动复位电路。本发明的有益效果：直接通过对交流电源整流并整形后形成的脉冲信号进行计数，计数精度高且电路结构简单；通过计数芯片编码电路和二极管阵列译码电路配合计数输出，定时周期可选范围大，调整方便。
1.数字定时器，包括电源输入端Vcc、定时输出端OUT和公共接地端GND，其特征在于：加载在电源输入端Vcc的交流电压经降压、整流通过脉冲波形整形晶体三极管V1集电极输出至由至少一片计数芯片组成的编码电路输入端 ，计数芯片编码信号经二进制全码二极管译码电路输出至定时输出三极管V2，定时输出三极管V2发射极向定时输出端OUT输出高电平有效的定时输出信号；计数芯片输出端根据预设定时周期的二进制数与二进制全码二极管译码电路对应位上的二极管相连；所述数字定时器还包括在定时输出端OUT输出定时输出信号时启动的状态锁定电路以及电源输入端Vcc重新获得电源输入时使数字定时器复位自动计数的自动复位电路；所述状态锁定电路包括状态锁定三极管V3，状态锁定三极管V3基极经电阻R8与定时输出三极管V2的发射极相连，状态锁定三极管V3集电极与脉冲波形整形晶体三极管V1集电极相连，定时输出三极管V2的发射极输出高电平时，状态锁定三极管V3集电极饱和导通。
2.根据权利要求1所述的数字定时器，其特征在于：所述电源输入端Vcc经串联的降压电阻R1、降压电阻R2与半波整流二极管D4阳极相连，半波整流二极管D4阴极经滤波电容C1与公共接地端GND相连。
3.根据权利要求1所述的数字定时器，其特征在于：所述脉冲波形整形晶体三极管V1基极经限流电阻R3、电阻R1与电源输入端Vcc相连；发射极与公共接地端相连；集电极与两片计数芯片中的第一计数芯片输入端相连，集电极还通过一降压电阻R4为其余有源元件提供直流电源。
4.根据权利要求3所述的数字定时器，其特征在于：所述脉冲波形整形晶体三极管V1的基极和发射极之间连接有一对串联的二极管D1、D2，该对二极管并联一电阻R5。
5.根据权利要求3所述的数字定时器，其特征在于：所述脉冲波形整形晶体三极管V1集电极提供直流电源的抽头通过一稳压二极管D3与公共接地端相连，稳压二极管D3阴极经电阻R4与三极管V1集电极相连，稳压二极管D3阳极与公共接地端相连。
6.根据权利要求3所述的数字定时器，其特征在于：所述自动复位电路包括串联于脉冲波形整形晶体三极管V1集电极提供直流电源的抽头和公共接地端GND之间的电容C2和电阻R6，电容C2和电阻R6之间引出一抽头分别与两计数芯片的复位端相连。
7.根据权利要求3至6任一项所述的数字定时器，其特征在于：所述编码电路由至少两片CMOS计数芯片级联组成。
8.根据权利要求7所述的数字定时器，其特征在于：所述编码电路由一片十二位CMOS计数芯片和一片十四位CMOS计数芯片或两片十四位CMOS计数芯片级联组成。
9.根据权利要求1至6任一项所述的数字定时器，其特征在于：所述二进制全码二极管译码电路由并联的二极管阵列组成，所有二极管阳极经一电阻R7与脉冲波形整形晶体三极管V1集电极提供直流电源的抽头相连，计数芯片输出端中对应预设定时周期的二进制数为“1”的位端与相应二极管阴极相连，二极管阵列中剩余阴极位端悬空。
数字定时器
技术领域
[0001] 本发明涉及一种数字定时器，具体涉及一种通过编码芯片和二极管译码阵列配合计数的数字定时器。
背景技术
[0002] 目前，一些漏电保护插座等电器为节省电能，设置有定时断电机构，在预设周期到来时切断电源或设置定时的漏电保护功能的检测。现有的定时器存在结构复杂或成本过高或定时周期不可调整或调整过程过于复杂等缺陷，因而设计一种结构简单、成本低廉的定时器成为低压电器制造领域的一项迫切任务。
发明内容
[0003] 针对上述技术问题，本发明提供一种数字定时器。
[0004] 实现本发明目的的技术方案是：
[0005] 数字 定 时器，包括 电 源输 入 端Vcc、定 时 输出 端OUT和 公共 接 地端GND，加载在电源输入端Vcc的交流电压经降压、整流通过脉冲波形整形晶体三极管V1集电极输出至由至少一片计数芯片组成的编码电路输入端
，计数芯片编码信号经二进制全码二极管译码电路输出至定时输出三极管V2，定时输出三极管V2发射极向定时输出端OUT输出高电平有效的定时输出信号；计数芯片输出端根据预设定时周期的二进制数与二进制全码二极管译码电路对应位上的二极管相连；所述数字定时器还包括在定时输出端OUT输出定时输出信号时启动的状态锁定电路以及电源输入端Vcc重新获得电源输入时使数字定时器复位自动计数的自动复位电路；所述状态锁定电路包括状态锁定三极管V3，状态锁定三极管V3基极经电阻R8与定时输出三极管V2的发射极相连，状态锁定三极管V3集电极与脉冲波形整形晶体三极管V1集电极相连，定时输出三极管V2的发射极输出高电平时，状态锁定三极管V3集电极饱和导通。
[0006] 进一步地，所述电源输入端Vcc经串联的降压电阻R1、降压电阻R2与半波整流二极管D4阳极相连，半波整流二极管D4阴极经滤波电容C1与公共接地端GND相连。
[0007] 进一步地，所述脉冲波形整形晶体三极管V1基极经限流电阻R3、电阻R1与电源输入端Vcc相连；发射极与公共接地端相连；集电极与两片计数芯片中的第一计数芯片输入端相连，集电极还通过一降压电阻R4为其余有源元件提供直流电源。
[0008] 进一步地，所述脉冲波形整形晶体三极管V1的基极和发射极之间连接有一对串联的二极管D1、D2，该对二极管并联一电阻R5。
[0009] 进一步地，所述脉冲波形整形晶体三极管V1集电极提供直流电源的抽头通过一稳压二极管D3与公共接地端相连，稳压二极管D3阴极经电阻R4与三极管V1集电极相连，稳压二极管D3阳极与公共接地端相连。
[0010] 进一步地，所述自动复位电路包括串联于脉冲波形整形晶体三极管V1集电极提供直流电源的抽头和公共接地端GND之间的电容C2和电阻R6，电容C2和电阻R6之间引出一抽头分别与两计数芯片的复位端相连。
[0011] 进一步地，所述编码电路由至少两片CMOS计数芯片级联组成。
[0012] 进一步地，所述二进制全码二极管译码电路由并联的二极管阵列组成，所有二极管阳极经一电阻R7与脉冲波形整形晶体三极管V1集电极提供直流电源的抽头相连，计数芯片输出端中对应预设定时周期的二进制数为“1”的位端与相应二极管阴极相连，二极管阵列中剩余阴极位端悬空。
[0013] 本发明的有益效果主要表现在：直接通过对交流电源整流并整形后形成的脉冲信号进行计数，计数精度高且电路结构简单；通过计数芯片编码电路和二极管阵列译码电路配合计数输出，定时周期可选范围大，调整方便。
附图说明
[0014] 图1是本发明的电路结构图；
[0015] 图2是图1中二极管译码电路的放大图；
[0016] 图3是图1中计数芯片编码电路的放大图；
[0017] 图4是图1中TP1位置的波形图；
[0018] 图5是图1中TP2位置的波形图；
[0019] 图6是图1中TP3位置的波形图。
具体实施方式
[0020] 下面结合附图和具体实施例对本发明做进一步详细描述：
[0021] 参照图1至图3，数字定时器，包括电源输入端Vcc、定时输出端OUT和公共接地端GND，加载在电源输入端Vcc的交流电压经降压、整流通过脉冲波形整形晶体三极管V1集电极输出至由一片计数芯片或两片及以上级联的计数芯片组成的编码电路输入端 ，计数芯片编码信号经二进制全码二极管译码电路输出至定时输出三极管V2，定时输出三极管V2发射极向定时输出端OUT输出高电平有效的定时输出信号；计数芯片输出端根据预设定时周期的二进制数与二进制全码二极管译码电路对应位上的二极管相连；数字定时器还包括在定时输出端OUT输出定时输出信号时启动的状态锁定电路以及电源输入端Vcc重新获得电源输入时使数字定时器复位自动计数的自动复位电路。
[0022] 电源输入端Vcc经串联的降压电阻R1、降压电阻R2与半波整流二极管D4阳极相连，半波整流二极管D4阴极经滤波电容C1与公共接地端GND相连。
[0023] 脉冲波形整形晶体三极管V1基极经限流电阻R3、电阻R1与电源输入端Vcc相连；发射极与公共接地端相连；集电极与两片计数芯片中的第一计数芯片输入端相连，集电极还通过一降压电阻R4为其余有源元件提供直流电源。晶体三极管V1的集电极在交流电的负半周时输出正的方波脉冲（TP3），其频率等于电源输入端Vcc交流电的电网频率，本定时器的定时精度取决于电网频率的稳定度。正的方波脉冲加到计数芯片IC1的脉冲输入端，经过Q1、Q4、Q5、……、Q12、Q13、Q14、……、Q24、Q25、Q26、Q27、Q28的各输出端，选择需要的代码与二极管译码连接，所有与计数芯片输出端相连的二极管均导通时，定时输出三极管V2输出高电平，定时输出端OUT也输出高电平。脉冲波形整形电路的关健点TP1、TP2、TP3的波形见图5、图6、图7所示。
[0024] 脉冲波形整形晶体三极管V1的基极和发射极之间连接有一对串联的二极管D1、D2，该对二极管并联一电阻R5。脉冲波形整形晶体三极管V1集电极提供直流电源的抽头通过一稳压二极管D3与公共接地端相连，稳压二极管D3阴极经电阻R4与三极管V1集电极相连，稳压二极管D3阳极与公共接地端相连。
[0025] 状态锁定电路包括状态锁定三极管V3，状态锁定三极管V3基极经电阻R8与定时输出三极管V2的发射极相连，状态锁定三极管V3集电极与脉冲波形整形晶体三极管V1集电极相连，定时输出三极管V2的发射极输出高电平时，状态锁定三极管V3集电极饱和导通。
[0026] 自动复位电路包括串联于脉冲波形整形晶体三极管V1集电极提供直流电源的抽头和公共接地端GND之间的电容C2和电阻R6，电容C2和电阻R6之间引出一抽头分别与两计数芯片的复位端相连。断开电源后再次接入电源即可自动复位重新进行计数。
[0027] 为节省定时器成本且设定较为合适的定时周期（一周较佳），编码电路由一片十二位CMOS计数芯片和一片十四位CMOS计数芯片级联或由两片十四位CMOS计数芯片级联组成。本实施例中取一片十二位计数芯片（型号为CD4020BC）和一片十四位计数芯片（型号为CD4040BM）级联。
[0028] 二进制全码二极管译码电路由并联的二极管阵列组成，所有二极管阳极经一电阻R7与脉冲波形整形晶体三极管V1集电极提供直流电源的抽头相连，计数芯片输出端中对应预设定时周期的二进制数为“1”的位端与相应二极管阴极相连，二极管阵列中剩余阴极位端悬空。
[0029] 以定时一周自动断开电路为例，在电源50Hz频率时：1周的脉冲数=7*24*3600*50脉冲数=30240000( 1 1100 1101 0110 1101 0000 0000二进制)脉冲数。
[0030] 在电源60Hz频率时：1周的脉冲数=7*24*3600*60脉冲数=36288000( 10 00101001 1011 0110 0000 0000二进制)脉冲数
[0031] 本定时器可以记录的最多脉冲个数：67108849脉冲数=(11 1111 1111 11111111 1111 0001二进制)脉冲数。可以分辩的最少脉冲个数：16脉冲数=(1 0001二进制)脉冲数。在电源50Hz频率时定时范围：1小时=3600秒*50=180000（101011111100100000二进制)脉冲数。即定时可以设定范围是从最长15.53天--到0.32秒。
[0032] 在电源60Hz频率时定时范围：1小时=3600秒*60=216000（110100101111000000二进制)脉冲数。定时可以设定范围是从最长12.94天--到0.2秒。
[0033] 虽然本发明已通过参考优选的实施例进行了图示和描述，但是，本领域普通技术人员应当了解，可以不限于上述实施例的描述，在权利要求书的范围内，可作形式和细节上的各种变化。
