液晶显示器驱动电路

摘要

本发明揭露了一种液晶显示器驱动电路，减少下拉式(Pull-down)薄膜晶体管面积，以便于电路布局，第一电容与第二晶体管的闸极的连接点的该节点，可藉由调变第五晶体管与第六晶体管尺寸以延长放电时间，使得第二晶体管延迟关闭，以助该第二晶体管的第二极连接的该输出节点泄流。

权利要求

1.一种液晶显示器驱动电路，包括：

串接的复数个移位暂存器，其特征在于每一个移位暂存器更包括：

第一晶体管，包括第一极，第二极及闸极，其中该第一晶体管的第一极与该第一晶体管的闸极相耦接；

第二晶体管，包括第一极，第二极及闸极，其中该第二晶体管的闸极耦接该第一晶体管的第二极，该第二晶体管的第一极耦接第二时钟脉冲信号，且该第二晶体管的第二极连接输出节点，该第二晶体管的闸极与该第二晶体管的第二极之间连接有一第一电容，且该第一电容与第二晶体管的闸极的连接点为一节点；

第三晶体管，包括第一极，第二极及闸极，其中该第三晶体管的第一极耦接该第二晶体管的第二极，该第三晶体管的第二极耦接至接地点；

第四晶体管，包括第一极，第二极及闸极，其中该第四晶体管的第二极耦接该第三晶体管的闸极，该第四晶体管的第一极耦接第三时钟脉冲信号，且第四晶体管的第二极耦接有一第二电容；

第五晶体管，包括第一极，第二极及闸极，其中该第五晶体管的闸极耦接该第四晶体管的第二极，该第五晶体管的第一极耦接该第一晶体管的第二极，该第五晶体管的第二极耦接该接地点；

第六晶体管，包括第一极，第二极及闸极，其中该第六晶体管的第一极与该第六晶体管的闸极相耦接，该第六晶体管的第二极耦该第五晶体管的闸极；

第七晶体管，包括第一极，第二极及闸极，该第七晶体管的闸极耦接第一时钟脉冲信号，该第七晶体管的第一极耦该第五晶体管的闸极，该第七晶体管的第二极耦接该接地点；

以及

第八晶体管，包括第一极，第二极及闸极，该第八晶体管的闸极耦接该第二时钟脉冲信号，该第八晶体管的第一极耦该第一晶体管的第一极，该第八晶体管的第二极耦接该接地点。

2.如权利要求1所述的液晶显示器驱动电路，其特征在于，该第一晶体管的第一极更接收由前一个移位暂存器所送出的输出信号。

3.如权利要求1所述的液晶显示器驱动电路，其特征在于，该第六晶体管的闸极更接收由后一个移位暂存器所送出的输出信号。

4.如权利要求1所述的液晶显示器驱动电路，其特征在于，该第一电容与该第二晶体管的闸极的连接点的该节点，可藉由调变第五晶体管与第六晶体管尺寸以延长放电时间，使得第二晶体管延迟关闭，以助该第二晶体管的第二极连接的该输出节点泄流。

5.如权利要求1所述的液晶显示器驱动电路，其特征在于，该第二时钟脉冲信号由低电位转至高电位时，该第三晶体管与该第五晶体管可周期性开启，以使该节点及该输出节点泄流。

6.如权利要求1所述的液晶显示器驱动电路，其特征在于，该调变第二电容的尺寸能减缓该第三晶体管及该第五晶体管的漂移电压。

7.如权利要求1所述的液晶显示器驱动电路，其特征在于，该移位暂存电路设置于玻璃基板上。

8.如权利要求1所述的液晶显示器驱动电路，其特征在于，该些晶体管为非晶硅薄膜晶体管。

9.如权利要求1所述的液晶显示器驱动电路，其特征在于，该些晶体管为NMOS晶体管。

说明书

液晶显示器驱动电路

技术领域

[0001] 本发明涉及一种液晶显示器驱动电路，尤其涉及一种减少下拉式(Pull-down)薄膜晶体管面积，以便于电路布局的电路架构。

背景技术

[0002] 近年来，为降低面板的成本，主动式液晶显示器的闸极驱动电路采用薄膜晶体管技术设计已逐渐成为主流的趋势。然而，非晶硅薄膜晶体管元件会因为长时间的使用或者是高正向偏压施加而产生临界电压的漂移，造成薄膜晶体管(Thin-Film Transistor，以下简称TFT)的电流驱动力大幅降低，使得驱动电路的输出波形失真，进而影响到驱动电路的稳定度，并且造成画面的显示品质下降。

[0003] 另外，由于闸极驱动电路所提供的信号源是周期性的交流电压讯号，因此，在电压信号转换时，若输出节点为浮接(floating)的状态，则容易产生电容耦合效应(capacitor coupling effect)，使得驱动线所输出波形发生波动而让显像品质下降，甚至造成误动作的情况发生。

[0004] 鉴于传统方法的薄膜晶体管布局面积较大，对于轻巧式的液晶显示器而言，无多余的空间可以布局，另外，传统的输出节点杂讯较多，亦造成影像品质下降，再者现有的电路因频繁驱动某几个薄膜晶体管而提早老化，造成驱动电路整体的寿命减短，上述的问题皆为本发明技术内容可解决的。

发明内容

[0005] 基于解决以上所述现有技术的缺点，本发明提供一种液晶显示器驱动电路，主要目的为减少下拉式(Pull-down)薄膜晶体管面积，以便于电路布局，第一电容与第二晶体管的闸极的连接点的该节点，可藉由调变第五晶体管与第六晶体管的尺寸以延长放电时间，使得第二晶体管延迟关闭，以助该第二晶体管的第二极连接的该输出节点泄流。

[0006] 本发明另一目的在于减少输出节点杂讯，当第二时钟脉冲信号由低电位转为高电位时，第三晶体管与第五晶体管可周期性开启节点一泄流路径，以防止因浮接所产生的波动现象。

[0007] 本发明的另一目的在于减缓第三晶体管及第五晶体管的漂移电压以延长驱动电路的整体寿命。

[0008] 为达上述目的，本发为一种液晶显示器驱动电路，包括：

[0009] 串接的复数个移位暂存器，且每一个移位暂存器更包括：

[0010] 第一晶体管，包括第一极，第二极及闸极，其中该第一晶体管的第一极与该第一晶体管的闸极相耦接；

[0011] 第二晶体管，包括第一极，第二极及闸极，其中该第二晶体管的闸极耦接该第一晶体管的第二极，该第二晶体管的第一极耦接第二时钟脉冲信号，且该第二晶体管的第二极连接输出节点，该第二晶体管的闸极与该第二晶体管的第二极之间连接有一第一电容，且该第一电容与第二晶体管的闸极的连接点为一节点；

[0012] 第三晶体管，包括第一极，第二极及闸极，其中该第三晶体管的第一极耦接该第二晶体管的第二极，该第三晶体管的第二极耦接至接地点；

[0013] 第四晶体管，包括第一极，第二极及闸极，其中该第四晶体管的第二极耦接该第三晶体管的闸极，该第四晶体管的第一极耦接第三时钟脉冲信号，且第四晶体管的第二极耦接有一第二电容；

[0014] 第五晶体管，包括第一极，第二极及闸极，其中该第五晶体管的闸极耦接该第四晶体管的第二极，该第五晶体管的第一极耦接该第一晶体管的第二极，该第五晶体管的第二极耦接该接地点；

[0015] 第六晶体管，包括第一极，第二极及闸极，其中该第六晶体管的第一极与该第六晶体管的闸极相耦接，该第六晶体管的第二极耦该第五晶体管的闸极；

[0016] 第七晶体管，包括第一极，第二极及闸极，该第七晶体管的闸极耦接第一时钟脉冲信号，该第七晶体管的第一极耦该第五晶体管的闸极，该第七晶体管的第二极耦接该接地点；以及

[0017] 第八晶体管，包括第一极，第二极及闸极，该第八晶体管的闸极耦接该第二时钟脉冲信号，该第八晶体管的第一极耦该第一晶体管的第一极，该第八晶体管的第二极耦接该接地点。

[0018] 该第一晶体管的第一极更接收由前一个移位暂存器所送出的输出信号。

[0019] 该第六晶体管的闸极更接收由后一个移位暂存器所送出的输出信号。

[0020] 该第一电容与第二晶体管的闸极的连接点的该节点，可藉由调变第五晶体管与第六晶体管尺寸以延长放电时间，使得第二晶体管延迟关闭，以助该第二晶体管的第二极连接的该输出节点泄流。

[0021] 该第二时钟脉冲信号由低电位转至高电位时，该第三晶体管与该第五晶体管可周期性开启，以使该节点及该输出节点泄流。

[0022] 该调变第二电容的尺寸能减缓该第三晶体管及该第五晶体管的漂移电压。

[0023] 该移位暂存电路设置于玻璃基板上。

[0024] 该些晶体管为非晶硅薄膜晶体管。

[0025] 该些晶体管为NMOS晶体管。

[0026] 为了对本发明的结构目的和功效有更进一步的了解，配合图示范例详细说明如下。

附图说明

[0027] 图1为本发明液晶显示器的控制电路架构功能方块示意图；

[0028] 图2A、图2B分别为本发明驱动电路的较为详细电路架构与波形信号示意图；

[0029] 图3A～图8B为图2A以及图2B电路的动作实施例图；

[0030] 图9A、图9B为第五晶体管经下降时间后的波形影响示意图。

具体实施方式

[0031] 以下参照附图来描述本发明为达成目的所使用的技术手段与功效，而以附图所列举的实施例仅为辅助说明，本发明的技术手段并不限于所列举附图。

[0032] 图1为液晶显示器1的内部架构，包括有薄膜晶体管液晶显示面板11、一资料驱动电路12、一驱动电路13以及一时序控制器14，其中时序控制器14用以接收一控制信号且驱动电路13包括串接的复数个移位暂存器15。关于薄膜晶体管液晶显示面板11、资料驱动电路12与时序控制器14为传统的电子装置，故不在此做一赘述。

[0033] 图2A、图2B分别为本发明的移位暂存器15的较为详细的电路架构与波形信号示意图，其包括：第一晶体管T1，其包括第一极，第二极及闸极，其中该第一晶体管T1的第一极与该第一晶体管T1的闸极相耦接；第二晶体管T2，包括第一极，第二极及闸极，其中该第二晶体管T2的闸极耦接该第一晶体管T1的第二极，该第二晶体管T2的第一极耦接一第二时钟脉冲信号，且第二晶体管T2的第二极连接一输出节点，该第二晶体管T2的闸极与该第二晶体管T2的第二极之间连接有一第一电容C1，且该第一电容C1与第二晶体管T2的闸极的连接点为一节点Q[n]；第三晶体管T3，包括第一极，第二极及闸极，其中该第三晶体管T3的第一极耦接该第二晶体管T2的第二极，该第三晶体管T3的第二极耦接至一接地点；第四晶体管T4，包括第一极，第二极及闸极，其中该第四晶体管T4的第二极耦接该第三晶体管T3的闸极，该第四晶体管T4的第一极耦接一第三时钟脉冲信号CK3，且第四晶体管T4的第二极耦接有一第二电容C2；第五晶体管T5，包括第一极，第二极及闸极，其中该第五晶体管T5的闸极耦接该第四晶体管T4的第二极，该第五晶体管T5的第一极耦接该第一晶体管T1的第二极，该第五晶体管T5的第二极耦接该接地点Vss；第六晶体管T6，包括第一极，第二极及闸极，其中该第六晶体管T6的第一极与该第六晶体管T6的闸极相耦接，该第六晶体管T6的第二极耦该第五晶体管T5的闸极；第七晶体管T7，包括第一极，第二极及闸极，该第七晶体管T7的闸极耦接一第一时钟脉冲信号CK1，该第七晶体管T7的第一极耦该第五晶体管T5的闸极，该第七晶体管T7的第二极耦接该接地点Vss；第八晶体管T8，包括第一极，第二极及闸极，该第八晶体管T8的闸极耦接该第二时钟脉冲信号CK2，该第八晶体管T8的第一极耦该第一晶体管T1的第一极，该第八晶体管T8的第二极耦接该接地点Vss。

[0034] 上述该第一晶体管T1的第一极更接收由前一个移位暂存器所送出的一输出信号OUT(n-1)；该第六晶体管T6的闸极更接收由后一个移位暂存器所送出的一输出信号OUT(n+1)；该第一电容C1与第二晶体管T2的闸极的连接点的该节点Q[n]，可藉由调变第五晶体管T5与第六晶体管T6尺寸以延长放电时间，使得第二晶体管T2延迟关闭，以助该第二晶体管T2的第二极连接的输出节点Q[n]泄流；该第二时钟脉冲信号CK2由低电位转至高电位时，该第三晶体管T3与该第五晶体管T5可周期性开启，以使该节点Q[n]及该输出节点OUT(n)泄流；该第二时钟脉冲信号CK2由低电位转至高电位时，该第三晶体管T3与该第五晶体管T5可周期性开启，以使该节点Q[n]及该输出节点OUT(n)泄流；该调变第二电容T2的尺寸能减缓该第三晶体管T3及该第五晶体管T5的漂移电压；该移位暂存电路设置于一玻璃基板(图中未示)上；该些晶体管系为非晶硅薄膜晶体管；且该些晶体管系为NMOS晶体管。

[0035] 请参阅图3A所示，请同时对照图3B的条状点网即为各个参数显示的状态，其中第一时脉CK1为高电位，第二时脉CK2、第三时脉CK3为低电位，前一级输出高电位VH经由第一晶体管T1灌入本级Q点并充电至高电位，此时第二晶体管T2开启将OUT稳定在低电位VL，同时第四晶体管T4为开启的状态。第七晶体管T7为开启状态将第三晶体管T3和第五晶体管T5闸极端点泄流至低电位，使其关闭，同时第六晶体管T6与第八晶体管T8亦处于关闭状态。

[0036] 请参阅图4A所示，请同时对照图4B的条状点网即为各个参数显示的状态，其中第二时脉CK2为高电位，第一时脉CK1、第三时脉CK3为低电位，第二时脉CK2开始经由第二晶体管T2开始对输出节点充电至高电位VH，同时Q点也因第一电容C1电容耦合效应提升电位以增加第二晶体管T2的电流驱动能力。第八晶体管T8开启将前一级输出泄流至电位VL。第三晶体管T3、第五晶体管T5的闸极端点虽会透过第二电容C2和第二时脉CK2耦合(Coupling)提升一电压，但因第四晶体管T4在此阶段仍为开启的状态，因此可确保第三晶体管T3和第五晶体管T5完全关闭，不会误开启，同时第一晶体管T1、第四晶体管T4、第六晶体管T6及第七晶体管T7亦处于关闭状态。

[0037] 请参阅图5A所示，请同时对照图5B的条状点网即为各个参数显示的状态，其中第三时脉CK3为高电位，第一时脉CK1、第二时脉CK2为低电位，下一级输出高电位VH经由第六晶体管T6传至第三晶体管T3和第五晶体管T5的闸极端点。由于size设计的关系，使得第五晶体管T5的驱动力较低而造成Q点泄流的延迟，因此第二晶体管T2可以帮助输出节点泄流。第四晶体管T4也因Q点泄流较慢而维持开启状态，输入高电位VH至第三晶体管T3和第五晶体管T5的闸极端点，同时第一晶体管T1、第七晶体管T7及第八晶体管T8亦处于关闭状态。

[0038] 请参阅图6A所示，请同时对照图6B的条状点网即为各个参数显示的状态，其中当第五晶体管T5完全将Q点泄流至低电位VL以后，第二晶体管T2和第四晶体管T4即会马上关闭，同时第一晶体管T1、第七晶体管T7及第八晶体管T8亦处于关闭状态，完成闸极驱动电路主要的操作步骤。此时第三晶体管T3和第五晶体管T5仍为开启的状态。

[0039] 请参阅图7A所示，请同时对照图7B的条状点网即为各个参数显示的状态，其中当输出完毕后，为使得节点Q[n]和输出信号(OUT(n)、OUT(n+1)、OUT(n-1))能稳定维持在低电位VL，第三晶体管T3和第五晶体管T5会经由第二电容C2和第二时脉CK2周期性的开启而提供稳定的泄流路径，防止因杂散电容(gd1、gd3、gs3、gd5、gs5、gs6)造成的电容耦合效应对输出造成误动作。同时施加于第三晶体管T3和第五晶体管T5闸极端的电压可经由调变第二电容C2去做改变，藉此可以降低其VTH漂移，延长电路整体使用寿命，同时第一晶体管T1、第二晶体管T2、第四晶体管T4、第六晶体管T7、第七晶体管T7及第八晶体管T8亦处于关闭状态。

[0040] 请参阅图8A所示，请同时对照图8B的条状点网即为各个参数显示的状态，其中为延长节点Q[n]的泄流时间，第五晶体管T5的Size设计较小。

[0041] 请参阅图9A、图9B所示，为第五晶体管经下降时间后的波形影响示意图，其中图9A显示第五晶体管的临界电压为ΔVth_T5＝0V，且下降时间为TFALL＝4.9μs，但随着第五晶体管的临界漂移电压上升，图9B显示第五晶体管的临界电压虽上升为ΔVth_T5＝
10V；但是下降时间为TFALL＝4.6μs，足以证明本发明改善了第五晶体管的临界漂移电压。

[0042] 藉由上述图1至图9B所揭露，即可了解本发明为一种液晶显示器驱动电路，主要技术特征为减少下拉式(Pull-down)薄膜晶体管面积，以便于电路布局，第一电容与第二晶体管的闸极的连接点的该节点，可藉由调变第五晶体管与第六晶体管尺寸以延长放电时间，使得第二晶体管延迟关闭，以助该第二晶体管的第二极连接的该输出节点泄流；另可减少输出节点杂讯，当第二时钟脉冲信号由低电位转为高电位时，第三晶体管与第五晶体管可周期性开启节点泄流路径，以防止因浮接所产生的波动现象；再者可减缓第三晶体管及第五晶体管的漂移电压以延长驱动电路的整体寿命，于液晶显示器的市场中，具有极高的产业利用性，故提出专利申请以寻求专利权之保护。

[0043] 以上所述，仅为本发明的较佳实施例，不能以之限定本发明保护的范围。但凡依本发明申请专利范围所作的均等变化与修饰，皆应仍属于本发明专利涵盖的范围内。