复合半导体器件的侧壁形成方法

摘要

本发明提供了一种复合半导体器件的侧壁形成方法，包括：提供未形成侧壁的复合半导体器件，所述复合半导体器件至少包括第一元件区以及第二元件区，且各元件区中晶体管的栅介质层厚度各不相同；在所述复合半导体器件各元件区的表面覆盖沉积绝缘介质层；在垂直方向上对所述绝缘介质层进行第一等离子刻蚀，使得第一元件区中形成第一侧壁；在第一元件区的表面形成掩膜层；在垂直方向上对位于第二元件区表面的所述绝缘介质层进行第二等离子刻蚀，使得第二元件区中形成第二侧壁。

权利要求

1.一种复合半导体器件的侧壁形成方法，其特征在于，包括：提供未形成侧壁的复合半导体器件，所述复合半导体器件至少包括第一元件区以及第二元件区，且各元件区中晶体管的栅介质层厚度各不相同，其中，所述第一元件区中晶体管的栅介质层厚度小于第二元件区中晶体管的栅介质层；

在所述复合半导体器件各元件区的表面覆盖沉积绝缘介质层；

在垂直方向上对所述绝缘介质层进行第一等离子刻蚀，直至露出第一元件区中晶体管的源漏区表面为止，使得第一元件区中形成第一侧壁；

在第一元件区的表面形成掩膜层；

在垂直方向上对位于第二元件区表面的所述绝缘介质层进行第二等离子刻蚀，使得第二元件区中形成第二侧壁。

2.如权利要求1所述的形成方法，其特征在于，所述绝缘介质层材质为氧化硅或氮化硅。

3.如权利要求2所述的形成方法，其特征在于，所述绝缘介质层采用化学气相沉积形成。

4.如权利要求1所述的形成方法，其特征在于，所述掩膜层材质为光刻胶。

5.如权利要求1所述的形成方法，其特征在于，所述对位于第二元件区表面的绝缘介质层进行第二等离子刻蚀，直至露出第二元件区中晶体管的源漏区表面为止。

6.如权利要求1所述的形成方法，还包括去除第一元件区表面的掩膜层的步骤。

说明书

复合半导体器件的侧壁形成方法

技术领域

[0001] 本发明涉及半导体制造技术领域，特别涉及整合有低压、高压元件的复合半导体器件侧壁形成方法。

背景技术

[0002] 随着半导体技术的发展，在集成电路制造工艺中，整合有高压、低压元件的复合半导体器件日趋常见，根据使用环境以及工作条件的不同，高压以及低压元件的结构也具有较大差异，例如一般低压元件的晶体管栅氧厚度在 之间，而高压元件由于要承受较大的阈值电压，为防止被击穿，其栅氧厚度甚至在 以上。

[0003] 现有的复合半导体器件中，在形成晶体管侧壁时，采用全局刻蚀工艺。即无论低压元件或高压元件均一次侧壁成型，图1至图为现有的复合半导体器件的侧壁形成方法示意图。

[0004] 如图1所示，提供尚未形成侧壁的复合半导体器件，所述复合半导体器件包括低压元件区I以及高压元件区II，其中低压元件区I中晶体管的薄栅氧层100的厚度为而高压元件区II中晶体管的厚栅氧层101的厚度为 所述厚栅氧层101的其中一侧还通过局部氧化技术(LOCOS)，进行的选择性氧化生长，厚度达到[0005] 如图2所示，在复合半导体器件的表面覆盖沉积绝缘介质层200，所述绝缘介质层
200可以为氮化硅或者氧化硅等。

[0006] 如图3所示，在垂直方向对所述绝缘介质层200采用等离子刻蚀，由于垂向的刻蚀速度大于侧向的刻蚀速度，从而分别在低压元件区I以及高压元件区II中晶体管栅极的竖直界面形成侧壁201。

[0007] 上述现有的全局侧壁形成工艺存在如下问题：由于低压元件区I以及高压元件区II中晶体管的栅氧层厚度差异较大，造成栅极的尺寸差异也较大，因此沉积绝缘介质层后再进行刻蚀形成侧壁时，难以同步形成侧壁，存在以下两种极端情况：

[0008] 如图4所示，假设全局侧壁刻蚀时刻蚀量控制较多，能够得到理想的高压元件区II中的晶体管侧壁201，而相对于低压元件区I，较多的刻蚀量产生过刻蚀效果，将损伤低压元件晶体管衬底中源漏区的表面，造成结漏电。

[0009] 如图5所示，假设全局侧壁刻蚀时刻蚀量控制较低，能够得到理想的低压元件区I中的晶体管侧壁201，而相对于高压元件区I，较少的刻蚀量将造成其晶体管衬底中源漏区表面残留的绝缘介质层偏厚，使得后续的源漏离子注入时，注入的离子剂量变低，深度变浅，进一步导致晶体管的导通电阻变高。

[0010] 在上述两种极端条件的限制下，现有的复合半导体器件的侧壁形成方法，其工艺窗口非常小，难以实现图3所希望得到的侧壁效果，工艺不易控制，严重影响产品的质量，迫切需要改进。

发明内容

[0011] 本发明的目的在于提供一种复合半导体器件的侧壁形成方法，使得不同结构尺寸的元器件区域，分别形成各自理想的侧壁，提高产品的质量。

[0012] 为解决上述问题，本发明所述的复合半导体器件的侧壁形成方法，包括：

[0013] 提供未形成侧壁的复合半导体器件，所述复合半导体器件至少包括第一元件区以及第二元件区，且各元件区中晶体管的栅介质层厚度各不相同；

[0014] 在所述复合半导体器件各元件区的表面覆盖沉积绝缘介质层；

[0015] 在垂直方向上对所述绝缘介质层进行第一等离子刻蚀，使得第一元件区中形成第一侧壁；

[0016] 在第一元件区的表面形成掩膜层；

[0017] 在垂直方向上对位于第二元件区表面的所述绝缘介质层进行第二等离子刻蚀，使得第二元件区中形成第二侧壁。

[0018] 其中，所述第一元件区中晶体管的栅介质层厚度小于第二元件区中晶体管的栅介质层。

[0019] 可选的，所述绝缘介质层材质为氧化硅或氮化硅。采用化学气相沉积形成。

[0020] 所述对绝缘介质层进行第一等离子刻蚀，直至露出第一元件区中晶体管的源漏区表面为止。

[0021] 可选的，所述掩膜层材质为光刻胶。

[0022] 所述对位于第二元件区表面的绝缘介质层进行第二等离子刻蚀，直至露出第二元件区中晶体管的源漏区表面为止。

[0023] 所述形成方法还包括去除第一元件区表面的掩膜层的步骤。

[0024] 与现有技术相比，本发明具有以下优点：根据不同元器件区域中，栅极尺寸尤其是栅介质层厚度的差异，采用多次刻蚀的方式，分区形成相应的侧壁。精确控制刻蚀量的大小，从而保证复合半导体器件的产品质量。避免了全局刻蚀中存在的极端现象，具有较大的工艺窗口，易于实施。

附图说明

[0025] 图1至图3是现有的复合半导体器件的侧壁形成方法示意图；

[0026] 图4以及图5是现有的侧壁形成方法的两种失效情况示意图；

[0027] 图6是本发明所述复合半导体器件的侧壁形成方法流程示意图；

[0028] 图7至图12是本发明所述侧壁形成方法的一个具体实施例示意图。

具体实施方式

[0029] 现有的复合半导体器件的侧壁形成方法，采用全局侧壁刻蚀，易于受到不同元器件区域的栅氧尺寸限制，而产生过刻蚀或刻蚀不足的情况。本发明采用分步分区域刻蚀的方法，解决上述刻蚀量难以控制的问题，从而在各元器件区域，形成各自所需的理想侧壁。

[0030] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

[0031] 参照图6所示，本发明所述复合半导体器件的侧壁形成方法，基本步骤包括：

[0032] S1、提供未形成侧壁的复合半导体器件，所述复合半导体器件至少包括第一元件区以及第二元件区，且各元件区中晶体管的栅介质层厚度各不相同；

[0033] 其中，定义第一元件区中晶体管的栅介质层厚度相对较薄，也即栅极结构尺寸较小。此外，在现有的MOS工艺中，有时栅介质层并非同栅电极一次性同时刻蚀对准，因此所述栅介质层也可能覆于晶体管的待定源漏区表面，而在后续侧壁刻蚀中一并去除。

[0034] S2、在所述复合半导体器件各元件区的表面覆盖沉积绝缘介质层；

[0035] 由于各元件区中晶体管的栅极结构尺寸的差异，所述绝缘介质层在覆盖沉积时的相对厚度也可能各不相同。所述绝缘介质层用于形成侧壁，因此应当根据具体需要选择其材质。常见的侧壁材质包括氮化硅以及氧化硅等。

[0036] S3、在垂直方向上对所述绝缘介质层进行第一等离子刻蚀，使得第一元件区中形成第一侧壁；

[0037] 其中，所述第一等离子刻蚀将在整个复合半导体器件的表面进行，由于第一元件区中晶体管的栅介质层厚度最薄，栅极结构尺寸最小，因此在第一等离子刻蚀过程中，应当最先露出源漏区的硅表面，而形成第一侧壁，故第一等离子刻蚀应当根据第一元件区中晶体管源漏区的硅表面是否露出为停止依据。

[0038] S4、在第一元件区的表面形成掩膜层；

[0039] 由于元件区的尺寸较大，为降低成本，提高生产效率，可以直接采用光刻胶涂抹并曝光的方式，仅在已形成理想侧壁的第一元件区的表面形成掩膜。

[0040] S5、在垂直方向上对位于第二元件区表面的所述绝缘介质层进行第二等离子刻蚀，使得第二元件区中形成第二侧壁。

[0041] 由于第一元件区的表面形成有保护的掩膜层，因此所述第二等离子刻蚀，仅对第二元件区产生影响。根据前述理论，当第一等离子刻蚀结束时，第二元件区的表面应当还残留有较厚的绝缘介质层或栅介质层。所述第二等离子刻蚀起到进一步刻蚀调整的作用，应当根据第二元件区中晶体管源漏区的硅表面是否露出为停止依据，从而进一步形成所需的第二侧壁。

[0042] 经过上述基本步骤，各元件区将得到各自理想的侧壁，而避免了过刻蚀或者刻蚀不足的情况。除上述步骤外，还应当包括去除元件区表面的掩膜层等常规步骤。

[0043] 下面结合具体实施例，对本发明所述的复合半导体器件的侧壁形成方法作进一步介绍。

[0044] 如图7所示，首先提供未形成侧壁的复合半导体器件，所述复合半导体器件包括第一元件区I以及第二元件区II。

[0045] 其中，第一元件区I包括第一衬底301，位于第一衬底301表面的第一栅介质层302，位于第一栅介质层302表面的第一栅电极303。所述第一栅电极303已经过刻蚀定位，因此第一衬底301位于其两侧的部分将作为源漏区域，而所述第一栅介质层302尚未经过刻蚀对准，因此覆盖于上述源漏区域的表面。

[0046] 第二元件区II包括第二衬底401，位于第二衬底401表面的第二栅介质层402，位于第二栅介质层402表面的第二栅电极403。同样所述第二栅电极也经过刻蚀定位，第二衬底401位于其两侧的部分作为源漏区域，而第二栅介质层402尚未经过刻蚀对准，因此覆盖于上述源漏区的表面，且所述第二栅介质层402的厚度大于所述第一栅介质层302的厚度。此外第二栅介质层302位于第二栅电极底部的一侧还通过局部氧化技术(LOCOS)，进行的选择性氧化生长，因此厚度较其他部分更厚，起到隔离作用。

[0047] 如图8所示，在上述复合半导体器件的表面，也即第一元件区I以及第二元件区II的表面覆盖沉积绝缘介质层500。

[0048] 所述绝缘介质层500用于后续工艺刻蚀形成侧壁，其材质根据所需形成侧壁的需要进行选择，可以为氧化硅也可以为氮化硅，可以通过化学气相沉积形成。由于前述结构中，第一栅介质层302以及第二栅介质层402均未经过刻蚀对准而覆盖于各自源漏区的表面，因此所述绝缘介质层500也覆盖位于源漏区上的各栅介质层表面。在后续的侧壁刻蚀中，所述源漏区上的各栅介质层将与绝缘介质层500一并被刻蚀去除。

[0049] 如图9所示，在垂直方向上对所述绝缘介质层500进行第一等离子刻蚀，所述第一等离子刻蚀同时在第一元件区I以及第二元件区II内进行。

[0050] 所述第一等离子刻蚀在垂直方向的刻蚀速率大于侧向，因此绝缘介质层500将在栅电极的竖直界面上残留而形成侧壁。在本实施例中，由于第一元件区I中的第一栅介质层302的厚度较薄，整个栅极结构的尺寸相较第二元件区II也更小，因此第一元件区I中衬底301表面的第一栅介质层302以及绝缘介质层500将最先被刻蚀去除，而曝露出源漏区表面。因此所述第一等离子刻蚀即以曝露出第一元件区I中的晶体管源漏区表面为停止依据。当第一等离子刻蚀结束后，第一元件区I中将形成较为理想的第一侧壁501。而第二元件区I中源漏区的表面将残留有第二栅介质层402以及部分绝缘介质层500，其侧壁尚未完成。

[0051] 如图10所示，在所述第一元件区I的表面形成掩膜层600。

[0052] 由于第一元件区I的相对面积较大，因此所述掩膜层600可以为光刻胶。仅需要在整个复合半导体器件的表面涂覆光刻胶，然后采用掩膜曝光并显影，使得第一元件区I表面的光刻胶被保留。上述掩膜层600将保护第一元件区I不受后续工艺的影响。

[0053] 如图11所示，在垂直方向上对位于第二元件区II表面的绝缘介质层500进行第二等离子刻蚀，以在第二元件区II内形成第二侧壁502。

[0054] 由于经过了第一等离子刻蚀，因此第二元件区II表面的绝缘介质层500已被初步刻蚀，当相对于第二元件区II中第二栅介质层402的厚度以及栅极结构的尺寸，上述第一等离子刻蚀的刻蚀量不足以形成第二侧壁502。因此所述第二等离子刻蚀作为补充，将进一步去除源漏区表面的第二栅介质层402以及残留的绝缘介质层500。所述第二等离子刻蚀，也应当以曝露出第二元件区II中晶体管的源漏区表面为停止依据。当第二等离子刻蚀完成后，第二元件区II中应当形成理想的第二侧壁502。由于掩膜层600的保护作用，所述第二等离子刻蚀并不会对第一元件区I造成损伤。

[0055] 如图12所示，去除第一元件区I表面的掩膜层600。完成本实施例所述复合半导体器件的侧壁形成方法。

[0056] 上述实施例，仅以两种栅介质层厚度不同的元件区进行分步刻蚀形成各自理想侧壁为例，进一步的，当所述复合半导体器件包括三个或者三个以上不同栅介质层厚度的元器件区域时，也可以采用本发明所述侧壁形成方法。只需进行与分区数等次数的等离子刻蚀，并根据各区栅介质层厚度的排序，依次进行刻蚀，且对于已形成理想侧壁的元件区辅以掩膜层的保护。例如，对于栅介质层厚度排序第N的元件区，其将受到N次数的等离子刻蚀，逐次修正最终获得较为理想的侧壁结构。本领域技术人员，应当容易根据本发明所揭示内容，进一步推得具体的工艺步骤，此处不再赘述。

[0057] 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。