根据本发明的一个实施例，例如DRAM数据存储单元阵列(108)的读出放大器包括一个或多个串联在一起的放大器级(102、104)。所述放大器级(102、104)一起形成DRAM阵列(108)的读出放大器。每个放大器级都包括一个隔离电容器(114)，以将每个放大器级内的晶体管的阈值电压之间的任何失配减少至相对较小的值。来自DRAM存储器单元阵列(108)的位线(106)连接至第一放大器级(102)。来自最后放大器级(104)的输出端连接至写回开关(112)，写回开关(112)的输出端连接至所述第一放大器级(102)的输入端处的位线(106)。
其中所述第一放大器级包括并联的隔离电容器和电容器分流开关，所述输入信号施加到所述隔离电容器和所述电容器分流开关，并且其中所述隔离电容器和所述电容器分流开关的输出端在信号节点处连接，其中所述第一放大器级还包括连接至所述信号节点的反相器以及连接在所述信号节点与所述反相器的输出端之间的反相器分流开关，其中所述输入信号在来自DRAM存储器单元阵列的位线上，并且其中所述第一放大器级包括用于所述DRAM存储器单元阵列的读出放大器，写回开关，其连接至所述第一放大器级的输出端并提供连接至所述位线的输出端，其中当选择性地闭合所述写回开关时，增强电压值被施加到所述位线。
2.如权利要求1中所述的器件，还包括第二放大器级，其具有与所述第一放大器级的输出端连接的输入端，所述第二放大器级具有并联的隔离电容器和电容器分流开关，并且其中所述隔离电容器和所述电容器分流开关的输出端在信号节点处连接，其中所述第二放大器级还包括连接至所述信号节点的反相器以及连接在所述信号节点与所述反相器的输出端之间的反相器分流开关。
3.如权利要求2中所述的器件，其中在所述第一和第二放大器级的预设工作时段内，所述第一放大器级的所述信号节点与所述第二放大器级的所述信号节点之间的电压差具有排除由所述输入信号上的电压值所代表的二进制逻辑电平的任何错误读数的值。
第一放大器级，其上施加有一输入信号，其中所述第一放大器级包括并联的隔离电容器和电容器分流开关，所述输入信号施加到所述隔离电容器和所述电容器分流开关，并且其中所述隔离电容器和所述电容器分流开关的输出端在信号节点处连接，其中所述第一放大器级还包括连接至所述信号节点的反相器以及连接在所述信号节点与所述反相器的输出端之间的反相器分流开关，并且其中所述输入信号在来自存储器单元阵列的位线上；以及第二放大器级，其具有与所述第一放大器级的输出端连接的输入端，所述第二放大器级具有并联的隔离电容器和电容器分流开关，并且其中所述隔离电容器和所述电容器分流开关的输出端在信号节点处连接，其中所述第二放大器级还包括连接至所述信号节点的反相器以及连接在所述信号节点与所述反相器的输出端之间的反相器分流开关，写回开关，其连接至所述第二放大器级的输出端并提供连接至所述位线的输出端，其中当选择性地闭合所述写回开关时，增强电压值被施加到所述位线。
5.如权利要求4中所述的读出放大器，其中在所述第一和第二放大器级的预设工作时段内，所述第一放大器级的所述信号节点与所述第二放大器级的所述信号节点之间的电压差具有排除由所述输入信号上的电压值所代表的二进制逻辑电平的任何错误读数的值。
6.如权利要求4中所述的读出放大器，其中在信号发展工作模式期间，所述第一和第二放大器级被浮置并且所述存储器单元阵列中的一个选定存储器单元将其存储的电荷量转移至所述位线，其中所述第一放大器级的所述隔离电容器将所述位线上的任何电荷转移至所述第一放大器级的读出节点。
7.如权利要求4中所述的读出放大器，其中所述存储器单元阵列包括DRAM存储器单元阵列。
第一和第二放大器级，每个级上均施加有一输入信号，其中每个级都包括并联的隔离电容器和电容器分流开关，所述输入信号施加到所述隔离电容器和所述电容器分流开关，并且其中所述隔离电容器和所述电容器分流开关的输出端在每个对应级的信号节点处连接，其中每个级还包括连接至该级的所述信号节点的反相器以及连接在该级的所述信号节点与所述反相器的输出端之间的反相器分流开关；
其中所述第一放大器级的所述输入信号在来自存储器单元阵列的位线上，并且其中所述第二放大器级的所述输入信号来自所述第一放大器级的所述反相器的输出端，还包括写回开关，其连接至所述第二放大器级的输出端并提供连接至所述位线的输出端，其中当选择性地闭合所述写回开关时，增强电压值被施加到所述位线。
9.如权利要求8中所述的装置，其中所述存储器单元阵列包括DRAM存储器单元阵列。
10.如权利要求8中所述的装置，其中所述第一和第二放大器级包括用于所述存储器单元阵列的读出放大器。
11.如权利要求8中所述的装置，其中在所述第一和第二放大器级的预设工作时段内，所述第一放大器级的所述信号节点与所述第二放大器级的所述信号节点之间的电压差具有排除由所述输入信号上的电压值所代表的二进制逻辑电平的任何错误读数的值。
至少一个放大器级，其上施加有一输入信号，其中所述输入信号在来自存储器单元阵列的位线上，其中所述至少一个放大器级包括并联的隔离电容器和电容器分流开关，所述输入信号施加到所述隔离电容器和所述电容器分流开关，并且其中所述隔离电容器和所述电容器分流开关的输出端在信号节点处连接，其中所述至少一个放大器级还包括连接至所述信号节点的反相器以及所述反相器的输出端，并且其中所述放大器件包括各种工作模式以读取来自所述存储器单元之一的电压值并将电压值写入所述存储器单元之一；
第二放大器级，其具有与所述至少一个放大器级的输出端连接的输入端，所述第二放大器级具有并联的隔离电容器和电容器分流开关，并且其中所述隔离电容器和所述电容器分流开关的输出端在信号节点处连接，其中所述第二放大器级还包括连接至所述信号节点的反相器以及连接在所述信号节点与所述反相器的输出端之间的反相器分流开关；以及写回开关，其连接至所述第二放大器级的输出端并提供连接至所述位线的输出端，其中当在所述放大器件的写回工作模式期间选择性地闭合所述写回开关时，增强电压值被施加到所述位线。
13.如权利要求12中所述的放大器件，其中在所述放大器件的预设工作模式期间，所述至少一个放大器级的所述信号节点与所述第二放大器级的所述信号节点之间的电压差具有排除由所述输入信号上的电压值所代表的二进制逻辑电平的任何错误读数的值。
14.如权利要求12中所述的放大器件，其中在所述放大器件的放大工作模式内发生读取工作模式，其中对于所述位线上的二进制逻辑“0”值的读取操作，所述至少一个放大器级的所述信号节点处的电压被放大为远低于跳脱点，其中所述至少一个放大器级的所述反相器使所述至少一个放大器级的所述信号节点处的电压反相并在所述至少一个放大器级的输出端处提供高电压信号，其中对于所述位线上的二进制逻辑“1”值的读取操作，所述至少一个放大器级的所述信号节点处的电压被放大为远高于所述跳脱点，其中所述至少一个放大器级的所述反相器使所述至少一个放大器级的所述信号节点处的电压反相并在所述至少一个放大器级的所述输出端处提供低电压信号。
15.如权利要求12中所述的放大器件，其中在信号发展工作模式期间，所述至少一个和第二放大器级被浮置并且所述存储器单元阵列中的一个选定存储器单元将其存储的电荷量转移至所述位线，其中所述至少一个放大器级的所述隔离电容器将所述位线上的任何电荷转移至所述至少一个放大器级的读出节点。
电容隔离的失配补偿型读出放大器
技术领域
[0001] 本发明一般地涉及存储器读出放大器，更具体地说，涉及电容隔离的失配补偿型读出放大器。
背景技术
[0002] 在动态随机存取存储器(DRAM)器件中，通常利用读出放大器来读出连接至每个DRAM存储单元(包括存储电容器和晶体管)的公共位线上的电压。在读取操作期间寻址该单元时，所述晶体管在位线上选择性切换存储的电容器电压值。存储电容器存储代表逻辑二进制“0”和“1”值的相对较小的电压值。随着半导体器件技术持续朝向提供更小器件大小以及每个集成电路(IC)更多器件(因此IC内的电路中使用的电压更小)发展，通常包括一个读出放大器的若干晶体管之间的阈值电压内固有的失配变得更加困难，并且针对其所做的正确补偿也更重要。
发明内容
[0003] 根据本发明的一个实施例，例如DRAM数据存储单元阵列的读出放大器包括一个或多个串联在一起的放大器级。所述放大器级一起形成DRAM阵列的读出放大器。每个放大器级都包括一个隔离电容器，以将每个放大器级内的晶体管的阈值电压之间的任何失配减少至相对较小的值。来自DRAM存储器单元阵列的位线连接至第一放大器级。来自最后放大器级的输出端连接至写回开关，写回开关的输出端连接至所述第一放大器级的输入端处的位线。
附图说明
[0004] 参考示意性附图，其中相同的元素具有相同的编号，这些附图是：
[0005] 图1是根据本发明的一个实施例的二级电容隔离的失配读出放大器的一个实施例的示意图；
[0006] 图2是图1的放大器在预充电工作模式内的简化方块图；
[0007] 图3是图1的放大器在预设工作模式内的简化方块图；
[0008] 图4是图1的放大器在信号发展工作模式内的简化方块图；
[0009] 图5是图1的放大器在放大工作模式内的简化方块图；
[0010] 图6是图1的放大器在写回工作模式内的简化方块图；
[0011] 图7是读取DRAM存储器阵列内所存储的“0”时，图1的放大器内的各种信号的图表；以及
[0012] 图8是读取DRAM存储器阵列内所存储的“1”时，图1的放大器内的各种信号的图表。
具体实施方式
[0013] 参考图1，其中例示了根据本发明的一个实施例的包括一对相同的放大器级102-104的读出放大器电路配置100的示意图。但是，在备选实施例中，仅可使用一个放大器级，或可使用超过两个放大器级。所述一对放大器级102-104包括DRAM阵列108的读出放大器。通常，此类DRAM阵列108可含有几百或几千个存储单元，每个单元都包括一个电容器以存储代表逻辑二进制“0”或“1”值的电压值，以及一个晶体管以在位线信号线106上切换存储单元的电压值。位线106连接至第一放大器级102的输入端并可能为一对位线中的一个位线，该位线提供阵列108内被选择用于读取或写入的一个对应DRAM单元内存储的逻辑二进制值的“真”和“补充(cpmplement)”状态。备选地，DRAM阵列108可包括另一种存储器单元阵列，如包括静态RAM(SRAM)器件的那些存储器单元阵列。来自第二放大器级104的线110上的输出端连接至写回开关112，并且来自写回开关112的输出端的线上的输出信号连接回位线106。
[0014] 对于第一放大器级102，位线106连接至隔离电容器114和电容器分流开关116两者，在此电容器114和分流开关116是并联的。根据本发明的一个实施例，电容器114的值可以约为选通反相器132的输入电容的10倍以上。电容器分流开关116可包括并联的NFET 118和PFET 120。NFET118的栅极受信号sh的控制，而PFET 120的栅极受信号sh b的控制。此后将说明电容器分流开关116的功能。电容器114和电容器分流开关116的输出侧在信号节点sn0122处连接在一起。四个晶体管124-130在电源电压Vdd与地之间串联。这四个晶体管124-130形成第一放大器级102的选通反相器132。信号节点sn0122连接至用作放大器的晶体管126-128的栅极。因此，信号节点sn0122是到第一放大器级102的选通反相器132的输入端。其他两个晶体管124、130用作作为选通反相器132的一部分的功率栅极(power gate)。晶体管126-128之间的连接点形成第一放大器级102的线134上的输出端。晶体管124的栅极受信号set_b0的控制，而晶体管130的栅极受信号set0的控制。第一放大器级102还包括由NFET 138和PFET 140并联形成的预设开关或反相器分流器件136。预设开关136的输入侧连接至信号节点sn0122，而预设开关136的输出侧连接至第一放大器级102的输出端134。NFET 138的栅极受信号pre的控制，而PFET140的栅极受信号pre b的控制。
[0015] 如上所述，第二放大器级104可与第一放大器级102完全相同。来自第一放大器级102的输出信号134连接在第二放大器级104的输入端处。第二放大器级104包括电容器142以及包含NFET 146和PFET 148的电容器分流开关144。提供了信号节点sn1150。四个晶体管152-158串联并形成第二放大器级104的选通反相器160，并在线110上提供选通反相器160的输出。因此，信号节点sn1150是到第二放大器级104的选通反相器160的输入端。预设开关或反相器分流器件162包括NFET 164和PFET166。图1中指示了提供给第二放大器级104内的各晶体管的各种选通控制信号。
[0016] 来自第二放大器级104的线110上的输出信号连接至写回开关112的输入端，所述开关包括并联的NFET 170和PFET 172。NFET 170的栅极受信号wb的控制，而PFET 172的栅极受信号wb b 172的控制。写回开关112的输出端连接回位线106。
[0017] 通过对第一和第二放大器级102-104以及写回开关112的各种工作模式的描述，可最佳地理解读出放大器电路配置100的工作。图2-6均以简化形式例示了特定工作模式内的电路配置100。此外，图7和8的图表例示了经过一段时间后，电路配置100内的各种信号的电压值。具体而言，图7例示了从阵列108内的单元之一读出逻辑二进制“0”的情况。图8例示了从阵列108内的单元之一读出逻辑二进制“1”的情况。
[0018] 图2例示了图1的读出放大器电路配置的预充电工作模式。在预充电模式期间，将位线106驱动至预充电电平，在此情况中是0伏特，但是可以是针对单元维持优化的任意电平。第一和第二放大器级102-104内的两个选通反相器132、160分别被浮置或门关断(gated off)。这例示于图7和图8内，在这些图的相应图表的时间周期的开始处，其中位线106(BL)上的电压值为0伏特。
[0019] 图3例示了预设工作模式，其中开关180闭合并且大约300毫伏(mV)的电压基准Vref 182被施加到位线106，并且对应第一和第二放大器级102-104内的选通反相器132、160均被预设至其相应的电压跳脱点(trip point)。此工作模式展示了期望的失配偏移补偿，其中使节点sn0122和sn1150之间的电压差为相对较小的值，如sn0122和sn1150的信号轨迹间的差异所指示的，其中此电压差由图7和图8内带有箭头186的线条所示。这通过以下操作实现：暂时接通所述开关或第一放大器级102内的传输晶体管124和130以及第二放大器级104内的类似晶体管152和158，而同时闭合相应级102-104内的预设开关或反相器分流开关136、162，从而将每个选通反相器132、160的输入端和输出端实际上短路在一起。因此，每个级102-104内的隔离电容器114、142帮助去除每个级102-104内的各晶体管的阈值电压间同样多的失配。如图7至图8内所示，第一放大器级102的信号节点sn0122的跳脱点大约等于第二放大器级104的信号节点sn1150的跳脱点，这两个跳脱点大约都是450mV。
[0020] 图4例示了信号发展工作模式，其中通过关断选通反相器132、160而“浮置”第一和第二放大器级102-104，此后阵列单元108中的一个选定单元将其存储的电荷量转移至位线106，如图4内带有箭头188的线条所示。在此模式内，开关180断开并且预设开关或反相器分流开关136、162被关断。通过断言字线wl0190来选择所述阵列单元中的一个单元。第一放大器级102内的隔离电容器114将位线106上的任何电荷转移至读出节点122。参考图7至图8，从位线106转移至信号节点sn0122的电荷量由带有箭头192的线条所示。
[0021] 图5例示了放大工作模式，其中第一和第二放大器级102-104分别放大第一和第二信号节点sn0122和sn1150处的电压。这通过以下操作实现：接通所述开关或第一放大器级102内的传输晶体管124、130以及第二放大器级104内的类似晶体管152、158。这允许第一放大器级102内的放大晶体管126-128和第二放大器级104内的放大晶体管154-156放大每个级102-104的相应信号节点sn0122和sn1150处的电压。对于图7的图表内所指示的读取“0”操作，将信号节点sn0122处的电压驱动为远低于跳脱点，其中选通反相器132将此下降电压(low going voltage)反相，并在第一放大器级102的输出端134处提供高电压信号。对于图8的图表内所指示的读取“1”操作，将信号节点sn0122处的电压驱动为远高于跳脱点，其中选通反相器132将此升高电压(high going voltage)反相，并在第一放大器级102的输出端134处提供低电压信号。第二放大器级104以类似方式工作，其中对于读取“0”操作，信号节点sn1150处的电压是由第二放大器级104的选通反相器160反相的升高电压(图7)，并且其中对于读取“1”操作，信号节点sn1150处的电压是由选通反相器160反相的下降电压(图8)。
[0022] 图6例示了在放大工作模式之后的写回工作模式。在写回模式内，写回开关112闭合，由此根据在上述读取“0”或读取“1”操作内所读取的特定阵列单元的电压值，将位线106上的电压电平增强至高或低电压电平。此外，在此工作模式期间闭合电容器分流开关
116、144，以避免任何来自模拟电压电平的功率。
[0023] 本文中所用的术语，仅仅是为了描述特定的实施例，而不意图限定本发明。本文中所用的单数形式的“一”和“该”，旨在也包括复数形式，除非上下文中明确地另行指出。还要知道，“包含”和/或“包括”一词在本说明书中使用时，说明存在所指出的特征、整体、步骤、操作、元素和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、元素和/或组件，以及/或者它们的组合。
[0024] 以下的权利要求中的对应结构、材料、操作以及所有功能性限定的装置(means)或步骤的等同替换，旨在包括任何用于与在权利要求中具体指出的其它单元相组合地执行该功能的结构、材料或操作。所给出的对本发明的描述其目的在于示意和描述，并非是穷尽性的，也并非是要把本发明限定到所表述的形式。对于所属技术领域的普通技术人员来说，在不偏离本发明范围和精神的情况下，显然可以作出许多修改和变型。对实施例的选择和说明，是为了最好地解释本发明的原理和实际应用，使所属技术领域的普通技术人员能够明了，本发明可以有适合所要的特定用途的具有各种改变的各种实施方式。
