闪速存储器及其读取电路

摘要

一种闪速存储器及其读取电路，所述闪速存储器读取电路包括：读取单元，用于接收时钟信号和控制信号，从所述闪速存储器的闪速存储阵列中读取数据，产生数据信号；同步单元，用于对所述时钟信号进行延时锁定，产生同步时钟信号，所述同步时钟信号与所述数据信号同步。本发明改善了闪速存储器的读取时序，保证了闪速存储器主控电路能够正确锁存数据信号。

权利要求

1.一种闪速存储器读取电路，其特征在于，包括：

读取单元，用于接收时钟信号和控制信号，从所述闪速存储器的闪速存储阵列中读取数据，产生数据信号；

同步单元，用于对所述时钟信号进行延时锁定，产生同步时钟信号，所述同步时钟信号与所述数据信号同步，所述同步单元包括：

可变延时器，用于对所述时钟信号进行延时，产生第一延时时钟信号，所述延时的时间与延时控制信号关联，所述第一延时时钟信号作为所述同步时钟信号输出；

数据延时跟踪器，对所述第一延时时钟信号延时一预设时间后，产生第二延时时钟信号，所述预设时间跟踪所述控制信号的读周期中所述时钟信号的有效沿至产生所述数据信号的延时；

相位比较器，对所述时钟信号和第二延时时钟信号进行相位比较，产生所述延时控制信号，所述延时控制信号与所述时钟信号和第二延时时钟信号的相位差相关联。

2.根据权利要求1所述的闪速存储器读取电路，其特征在于，所述同步时钟信号为差分信号。

3.根据权利要求1所述的闪速存储器读取电路，其特征在于，所述读取单元还用于产生读取信号，当所述数据信号有效时，所述读取信号为有效电平，否则为无效电平，所述同步单元还包括：时钟控制器，用于在所述读取信号为有效电平时，将所述第一延时时钟信号作为所述同步时钟信号输出。

4.根据权利要求3所述的闪速存储器读取电路，其特征在于，所述时钟控制器包括：D触发器，D输入端输入所述读取信号，时钟输入端输入所述第一延时时钟信号；

与门，一输入端连接所述D触发器的输出端，另一输入端接收所述第一延时时钟信号，输出端产生所述同步时钟信号。

5.根据权利要求1所述的闪速存储器读取电路，其特征在于，所述数据延时跟踪器包括至少一个逻辑门。

6.一种闪速存储器，其特征在于，包括：

闪速存储阵列；

权利要求1至5中任一项所述的闪速存储器读取电路；

闪速存储器主控电路，用于向所述闪速存储器读取电路提供时钟信号和控制信号，接收所述闪速存储器读取电路产生的数据信号和同步时钟信号，并使用所述同步时钟信号锁存所述数据信号。

说明书

闪速存储器及其读取电路

技术领域

[0001] 本发明涉及闪速存储器技术领域，尤其涉及一种闪速存储器及其读取电路。

背景技术

[0002] 随着半导体技术的发展，各种闪速存储器(flash memory)广泛应用于电子系统中。根据闪速存储器的接口类型，可以将其划分为同步闪速存储器(synchronous flash memory)和异步闪速存储器(asynchronous flash memory)，其中同步闪速存储器的接口电路接收主控电路(controller)的时钟信号和控制信号，同步产生相应的数据信号，所述数据信号和主控电路的时钟信号是基本同步的；而异步闪速存储器的接口电路仅接收主控电路产生的控制信号，并产生相应的数据信号，因此异步闪速存储器产生的数据信号与主控电路的时钟信号之间在时序上是异步的。

[0003] 图1示出了现有技术的同步闪速存储器的读取周期的信号时序图，图1中时钟信号CLK的有效沿为上升沿，在第一时钟周期T0，控制信号COMMAND为读信号READ，进入闪速存储器的读周期；在第二时钟周期T1和第三时钟周期T2中，所述控制信号COMMAND都为空操作NOP，同时，经过译码、存储阵列读取等一系列延时后，在第三时钟周期T2中，数据信号DQ产生有效数据DATA。外部的闪速存储器主控电路使用所述时钟信号CLK(具体为第三时钟周期T2的上升沿)来锁存数据信号DQ，但是由于电路内部的各种延时，现有技术的同步闪速存储器的读取电路产生的数据信号DQ与时钟信号CLK并非完全同步，数据信号DQ的保持时间tOH(即第三时钟周期T2的上升沿至有效数据DATA失效的时间)可能会较短，此外，由于时钟信号CLK也往往会存在偏斜(skew)，导致闪速存储器的读取时序较难满足，即外部的闪速存储器主控电路可能无法在保持时间tOH期间正确锁存有效数据DATA。

[0004] 关于闪速存储器读取电路的更多说明，请参考专利号为ZL02130268.5的中国专利。

发明内容

[0005] 本发明解决的问题是提供一种闪速存储器及其读取电路，改善闪速存储器的读取时序。

[0006] 为解决上述问题，本发明提供了一种闪速存储器读取电路，包括：

[0007] 读取单元，用于接收时钟信号和控制信号，从所述闪速存储器的闪速存储阵列中读取数据，产生数据信号；

[0008] 同步单元，用于对所述时钟信号进行延时锁定，产生同步时钟信号，所述同步时钟信号与所述数据信号同步。

[0009] 可选的，所述同步时钟信号为差分信号。

[0010] 可选的，所述同步单元包括：

[0011] 可变延时器，用于对所述时钟信号进行延时，产生第一延时时钟信号，所述延时的时间与延时控制信号关联，所述第一延时时钟信号作为所述同步时钟信号输出；

[0012] 数据延时跟踪器，对所述第一延时时钟信号延时一预设时间后，产生第二延时时钟信号，所述预设时间跟踪所述控制信号的读周期中所述时钟信号的有效沿至产生所述数据信号的延时；

[0013] 相位比较器，对所述时钟信号和第二延时时钟信号进行相位比较，产生所述延时控制信号，所述延时控制信号与所述时钟信号和第二延时时钟信号的相位差相关联。

[0014] 可选的，所述读取单元还用于产生读取信号，当所述数据信号有效时，所述读取信号为有效电平，否则为无效电平，所述同步单元包括：

[0015] 可变延时器，用于在延时控制信号的控制下对所述时钟信号进行延时，产生第一延时时钟信号，所述延时的时间与延时控制信号关联；

[0016] 数据延时跟踪器，用于对所述第一延时时钟信号延时一预设时间后，产生第二延时时钟信号，所述预设时间跟踪所述控制信号的读周期中所述时钟信号的有效沿至产生所述数据信号的延时；

[0017] 相位比较器，用于对所述时钟信号和第二延时时钟信号进行相位比较，产生所述延时控制信号，所述延时控制信号与所述时钟信号和第二延时时钟信号的相位差相关联；

[0018] 时钟控制器，用于在所述读取信号为有效电平时，将所述第一延时时钟信号作为所述同步时钟信号输出。

[0019] 可选的，所述时钟控制器包括：

[0020] D触发器，D输入端输入所述读取信号，时钟输入端输入所述第一延时时钟信号；

[0021] 与门，一输入端连接所述D触发器的输出端，另一输入端接收所述第一延时时钟信号，输出端产生所述同步时钟信号。

[0022] 可选的，所述数据延时跟踪器包括至少一个逻辑门。

[0023] 为解决上述问题，本发明提供了一种闪速存储器，包括：

[0024] 闪速存储阵列；

[0025] 上述的闪速存储器读取电路；

[0026] 闪速存储器主控电路，用于向所述闪速存储器读取电路提供时钟信号和控制信号，接收所述闪速存储器读取电路产生的数据信号和同步时钟信号，并使用所述同步时钟信号锁存所述数据信号。

[0027] 与现有技术相比，本技术具有以下优点：

[0028] 本技术方案的闪速存储器读取电路在产生数据信号的同时，产生与数据信号完全同步的同步时钟信号，相应的闪速存储器主控电路采用所述同步时钟信号来锁存数据信号，改善了闪速存储器读取时序，使其读取时序更容易满足，保证了闪速存储器主控电路能够正确锁存数据信号。

附图说明

[0029] 图1是现有技术的一种同步闪速存储器的读取周期的信号时序示意图；

[0030] 图2是本发明实施例的闪速存储器的结构示意图；

[0031] 图3是图2所示结构中的闪速存储器读取电路中的同步单元的结构示意图；

[0032] 图4是图3所示结构中的时钟控制器的一种结构示意图；

[0033] 图5是本发明的一个实施例的闪速存储器的读取周期的信号时序示意图；

[0034] 图6是本发明的另一实施例的闪速存储器的读取周期的信号时序示意图。

具体实施方式

[0035] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图和实施例对本发明的具体实施方式做详细的说明。

[0036] 现有技术的同步闪速存储器在读取过程中，使用统一的时钟信号来产生数据信号，相应的闪速存储器主控电路在读取过程中采用相同的时钟信号来锁存所述数据信号，由于所述数据信号与时钟信号并不完全同步，使得读取时序较难满足，可能导致闪速存储器主控电路无法正确锁存该数据信号。

[0037] 本发明的技术方案的闪速存储器读取电路在产生数据信号的同时，生成与数据信号完全同步的同步时钟信号，相应的闪速存储器主控电路使用所述同步时钟信号来锁存数据信号，从而保证其能够正确锁存数据信号。

[0038] 图2是本发明实施例的闪速存储器的结构示意图，如图2所示，包括：闪速存储阵列10；闪速存储器读取电路11，用于从所述闪速存储阵列10中读取数据，并产生数据信号DQ和同步时钟信号DQS；闪速存储器主控电路14，用于向所述闪速存储器读取电路11提供时钟信号CLK，接收所述闪速存储器读取电路11产生的数据信号DQ和同步时钟信号DQS，并采用所述同步时钟信号DQS对所述数据信号DQ进行锁存，进行进一步处理。

[0039] 所述闪速存储阵列10为同步闪速存储阵列(synchronous flash memoryarray)。

[0040] 所述闪速存储器主控电路14的结构与现有技术的结构类似，用于向所述闪速存储器读取电路11提供时钟信号CLK，以及接收数据信号DQ，区别为还接收所述闪速存储器读取电路11产生的同步时钟信号DQS，并使用所述同步时钟信号DQS来锁存数据信号DQ。

[0041] 所述闪速存储器读取电路11包括读取单元12和同步单元13。其中，所述读取单元12接收时钟信号CLK和控制信号COMMAND，从所述闪速存储阵列10中读取数据，产生数据信号DQ。本实施例中，所述时钟信号CLK和控制信号COMMAND都由所述闪速存储器主控电路14提供，所述控制信号COMMAND包括地址、读/写使能信号等。另外，本实施例中的读取单元12还产生读取信号RD，当所述数据信号DQ有效时，所述读取信号为有效电平，否则为无效电平。本实施例的读取单元12与现有技术的同步闪速存储器的读取电路相同，这里就不再赘述。

[0042] 所述同步单元13对所述时钟信号CLK进行延时锁定，产生同步时钟信号DQS，所述同步时钟信号DQS与所述数据信号DQ同步。需要说明的是，现有技术的同步闪速存储器的读取电路产生的数据信号与时钟信号虽然也存在基本的同步关系，但是在时序上并非严格同步，即有效的数据信号的产生与时钟信号的有效沿并不是严格对齐的，而本实施例产生的同步时钟信号DQS与所述数据信号DQ之间是严格同步的，即有效的数据信号DQ的产生与时钟信号CLK的有效沿是严格对齐的。作为一个优选的实施例，所述同步单元13还接收所述读取单元12产生的读取信号RD，仅在所述读取信号RD为有效电平时，才输出所述同步时钟信号DQS。

[0043] 图3是图2所示结构中的同步单元13的结构示意图，作为一个优选的实施例，采用反馈环结构来对所述时钟信号CLK进行延时锁定，产生所述同步时钟信号DQS。如图3所示，包括：可变延时器131，在延时控制信号CTRL的控制下对所述时钟信号进行延时，产生第一延时时钟信号CLKd，所述延时的时间长短与所述延时控制信号CTRL关联，在一具体实施例中可以为延时控制信号CTRL的电压值越高，相应的延时越大；数据延时跟踪器132，对所述第一延时时钟信号CLKd延时一预设时间后，产生第二延时时钟信号CLKd_2，所述预设时间跟踪所述控制信号COMMAND的读周期中所述时钟信号CLK的有效沿至产生所述数据信号DQ的延时；相位比较器133，对所述时钟信号CLK和第二延时时钟信号CLKd_2进行相位比较，产生所述延时控制信号CTRL，所述延时控制信号CTRL与所述时钟信号CLK和第二延时时钟信号CLKd_2的相位差相关联，在一具体实施例中，可以为二者的相位差越大，则相应的延时控制信号CTRL的电压值越高；时钟控制器134，在所述读取信号RD为有效电平时，将所述第一延时时钟信号CLKd作为所述同步时钟信号DQS输出。

[0044] 所述可变延时器131根据所述延时控制信号CTRL产生相应的延时，所述相位比较器133对输入信号的相位进行比较，并根据二者的相位差产生相应的延时控制信号CTRL，所述可变延时器131和相位比较器133可以用现有技术中的可变延时电路及相位比较器来实现，这里不再赘述。本实施例中，所述同步单元11采用反馈环的结构来对时钟信号CLK进行跟踪延时，使得产生的同步时钟信号DQS比较稳定，不会产生较大的相位偏差，保证了其能够与所述数据信号DQ严格同步。

[0045] 所述数据延时跟踪器132在本实施例中采用多个逻辑门来实现，包括为与门、与非门、或门、非门等逻辑门中的至少一个或多个的组合，使其延时等于所述预设时间，即读通道上的延时。在所述闪速存储阵列10的结构以及所述读取单元12的电路结构确定后，所述数据延时跟踪器132便可确定，结合图5，所述预设时间跟踪控制信号COMMAND的读取周期中(即相应的控制信号COMMAND的控制字为READ)，时钟信号CLK的有效沿(本实施例中为上升沿)至产生的数据信号DQ为有效数据DATA的延时Delay，其中，跟踪是指所述预设时间等于所述延时Delay或者等于所述延时Delay加上或减去所述时钟信号CLK的周期的若干倍，如1倍、2倍、3倍等。当所述闪速存储阵列10和读取单元12的结构确定后，所述延时Delay是一个确定的时间，通过调整所述数据延时跟踪器132中的逻辑门的数量和/或每一逻辑门中的晶体管的尺寸，可以使得数据延时跟踪器132的延时跟踪所述延时Delay。

[0046] 所述可变延时器131根据相位比较器133产生的延时控制信号CTRL产生相应的延时，经过多次反馈后，输入至相位比较器133的时钟信号CLK和第二延时时钟信号CLKd_2的相位差趋于稳定，使得所述相位比较器133产生的延时控制信号CTRL趋于稳定，相应的，所述第一延时时钟信号CLKd的相位与所述数据信号DQ一致，即二者同步。

[0047] 图4示出了图3所示结构中的时钟控制器134的结构示意图，具体为一门控结构。如图3所示，包括：D触发器134a，其D输入端输入所述读取信号RD，其时钟输入端输入所述第一延时时钟信号CLKd；与门134b，一输入端连接所述D触发器134a的输出端，另一输入端接收所述第一延时时钟信号CLKd，输出端产生所述同步时钟信号DQS。时钟控制器134使得所述同步时钟信号DQS仅在读取信号RD有效时(即数据信号DQ有效时)有输出，否则恒定为低电平，从而降低了读取电路的功耗。根据实施例的不同，所述时钟控制器134也可以仅包括一与门，其两个输入端分别接收，所述第一延时时钟信号CLKd和读取信号RD，输出端产生所述同步时钟信号DQS。本实施例采用D触发器和与门结合的门控结构，为一优选的方案，使得所述同步时钟信号DQS的产生受时钟信号的门控，减少了同步时钟信号DQS的毛刺(glitch)。

[0048] 另外，在其他实施例中，也可以不采用所述时钟控制器134，而将所述第一延时时钟CLKd直接输出，作为所述同步时钟信号DQS。

[0049] 图5示出了本发明的实施例的闪速存储器读取电路的读取周期的信号时序示意图，其中，同步时钟信号DQS与数据信号DQ完全同步，使得外部的闪速存储器主控电路可以采用同步时钟信号DQS来对数据信号DQ进行锁存，改善了读取时序，保证了闪速存储器主控电路能够正确锁存数据。

[0050] 图6示出了另一实施例的闪速存储器读取电路的读取周期的信号时序示意图，其中的同步时钟信号为差分信号，包括正端信号DQS和负端信号DQSb，提高了抗干扰能力，进一步保证了外部的闪速存储器主控电路能够正确锁存数据。

[0051] 综上，上述技术方案提供的闪速存储器读取电路在产生数据信号的同时，产生与数据信号完全同步的同步时钟信号，使得相应的闪速存储器主控电路能够采用所述同步时钟信号对所述数据信号进行锁存，改善了读取时序，保证了闪速存储器主控电路能够正确锁存数据。

[0052] 另外，上述技术方案中仅在数据信号有效时输出所述同步时钟信号，对整个闪速存储器及其读取电路的功耗影响不大。

[0053] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。