制作半导体器件结构的方法

摘要

本发明公开了一种制作半导体器件结构的方法，包括：提供一具有离子阱的衬底，该衬底上方形成有对应该离子阱的栅极结构；在该栅极结构的外围形成从外到内依次为第一侧壁层结构、第一偏移侧壁层结构和第一垫氧层结构的第一间隙壁结构；在衬底上形成外延区；去除所述第一间隙壁结构中的第一侧壁层结构；在衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区，部分的轻掺杂区位于第一偏移侧壁层结构的下方；以及在第一偏移侧壁层结构的外侧形成第二侧壁层结构，且在衬底中形成源/漏极区，得到半导体器件结构。上述方法可使LDD区与外延区较少重合，且可以减少在形成第一偏移侧壁层结构时产生的栅极结构的外延薄膜损失。

权利要求

1.一种制作半导体器件结构的方法，其特征在于，所述方法包括下列步骤：提供一具有离子阱的衬底，该衬底上方形成有对应该离子阱的栅极结构；

在所述栅极结构的外围形成第一间隙壁结构，该第一间隙壁结构从外到内依次包括第一侧壁层结构、第一偏移侧壁层结构和第一垫氧层结构；

在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区；

去除所述第一间隙壁结构中的所述第一侧壁层结构；

在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区，该轻掺杂区的一部分位于所述第一偏移侧壁层结构的下方；以及在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构，且在所述衬底中形成源/漏极区，得到所述半导体器件结构。

2.如权利要求1所述的方法，其特征在于，当所述离子阱为N阱时，所述外延区为锗化硅外延区；

当所述离子阱为P阱时，所述外延区为碳化硅外延区。

3.如权利要求1所述的方法，其特征在于，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区进一步包括：当所述离子阱为N阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充锗、硅原子形成锗化硅外延区；

当所述离子阱为P阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充碳、硅原子形成碳化硅外延区。

4.如权利要求1所述的方法，其特征在于，所述第一垫氧层结构的形成方式是炉管氧化法、快速热氧化法或原位水蒸气产生氧化法；

所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构的形成方式是低压化学气相沉积、半大气压化学气相沉积或等离子体化学气相沉积。

5.如权利要求1所述的方法，其特征在于，所述在所述栅极结构的外围形成第一间隙壁结构进一步包括：在所述栅极结构的外侧形成所述第一垫氧层结构；接着在所述衬底和所述第一垫氧层结构的上表面依次沉积第一偏移侧壁层和第一侧壁层，以及依次刻蚀所述第一偏移侧壁层和所述第一侧壁层，得到所述第一偏移侧壁层结构和第一侧壁层结构。

6.如权利要求1所述的方法，其特征在于，所述在所述栅极结构的外围形成第一间隙壁结构进一步包括：在所述栅极结构的外侧形成所述第一垫氧层结构；

在所述衬底和所述第一垫氧层结构的上表面沉积第一偏移侧壁层，刻蚀该第一偏移侧壁层，得到所述第一偏移侧壁层结构；以及在所述衬底和所述第一偏移侧壁层结构的上表面沉积第一侧壁层，刻蚀该第一侧壁层，得到所述第一侧壁层结构。

7.如权利要求1所述的方法，其特征在于，所述栅极结构包括：位于所述衬底上方的栅极绝缘层和位于所述栅极绝缘层上方的栅极金属层。

8.如权利要求1所述的方法，其特征在于，所述第一垫氧层结构、所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构的材料为氧化物、氮化物或两者的组合物。

9.如权利要求8所述的方法，其特征在于，

采用气体为SiH4、TEOS、O2和O3的混合气体制备材料为氧化物的所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构；

采用气体为DCS、SiH4和NH3的混合气体制备材料为氮化物的所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构。

10.如权利要求1所述的方法，其特征在于，当所述离子阱为N阱时，所述轻掺杂区的掺杂杂质为硼或BF2；

当所述离子阱为P阱时，所述轻掺杂区的掺杂杂质为磷或砷。

11.一种包含通过如权利要求1所述的方法制造的半导体器件结构的集成电路，其中所述集成电路选自动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和射频电路。

12.一种包含通过如权利要求1所述的方法制造的半导体器件结构的电子设备，其中所述电子设备选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

说明书

制作半导体器件结构的方法

技术领域

[0001] 本发明涉及半导体制造工艺，特别涉及一种制作半导体器件结构的方法。

背景技术

[0002] 随着半导体集成电路制造工艺的日益进步，栅极的尺寸越来越小，导电沟道也越来越短，形成的PN结漏电流对半导体器件结构的性能的影响也越来越明显。若不改变半导体器件的组成成分或结构，仅单纯的按比例缩小半导体器件会因其饱和漏电流(IDSS)过大而变得不可行，所以半导体器件在按比例缩小的同时会改变一些构件的成分或结构来减小IDSS。典型的半导体器件结构可以是互补性金属氧化物(CMOS)器件结构。该CMOS器件结构包括栅极、源极和漏极。在源极(S)和漏极(D)靠近栅极底部的区域还形成有轻掺杂区域(LDD区)。

[0003] 轻掺杂区包含轻掺杂漏注入(Lightly Doped Drain，LDD)区及袋式区(Pocket)离子注入区，所述轻掺杂区用于定义CMOS器件结构的源极/漏极(S/D)扩展区。LDD杂质位于栅极下方紧贴沟道区边缘，Pocket杂质位于LDD区下方紧贴沟道区边缘，均为S/D区提供杂质浓度梯度。

[0004] 下面以半导体器件结构的PMOS区域为例进行详细说明，具体地，制备PMOS区域的S/D扩展区的方法可以如下：首先，在具有N阱的半导体衬底上形成栅极结构。接着，在该栅极结构的两侧形成间隙壁结构，其中，所述间隙壁结构从外侧到内侧依次包括垫氧层结构和侧壁层结构(以栅极结构为中心，远离栅极结构的为外侧，靠近栅极结构的为内侧)。其次，在上述间隙壁结构的两侧且靠近于间隙壁结构的衬底上形成外延区，再者去除所述间隙壁结构包含的侧壁层结构。然后在衬底上的外延区与上述垫氧层结构之间形成轻掺杂区(LDD区)。最后再次形成间隙壁结构所需要的侧壁层结构，并通过重掺杂方式在接近浅沟槽隔离区的衬底上形成PMOS区域的源极/漏极。上述PMOS区域的外延区是用于导引应力至沟道区，所述LDD区中杂质离子沿导电沟道方向浓度梯度减小，且用于降低形成的半导体器件结构中的PN结漏电流。

[0005] 然而上述工艺出现的问题为：制备的PMOS区域中的LDD区和外延区经常重合。由此，导致外延区和LDD区相互制约，导致外延区的应变作用降低，同时使得所述LDD区不能够降低形成的PMOS区域PN结的漏电流和实际施加在PMOS区域耗尽层上面的电势，进而无法降低半导体器件结构的功耗，得不到符合实际工艺的半导体器件结构。因此，在制备半导体器件结构中，如何避免源极/漏极区域的LDD区与外延区重合成为当前需要解决的技术问题。

发明内容

[0006] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

[0007] 为了有效解决上述问题，本发明提出了一种制作半导体器件结构的方法，包括下列步骤：

[0008] 提供一具有离子阱的衬底，该衬底上方形成有对应该离子阱的栅极结构；

[0009] 在所述栅极结构的外围形成第一间隙壁结构，该第一间隙壁结构从外到内依次包括第一侧壁层结构、第一偏移侧壁层结构和第一垫氧层结构；

[0010] 在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区；

[0011] 去除所述第一间隙壁结构中的第一侧壁层结构；

[0012] 在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区，该轻掺杂区的一部分位于所述第一偏移侧壁层结构的下方；以及

[0013] 在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构，且在所述衬底中形成源/漏极区，得到所述半导体器件结构。

[0014] 进一步地，当所述离子阱为N阱时，所述外延区为锗化硅外延区；

[0015] 当所述离子阱为P阱时，所述外延区为碳化硅外延区。

[0016] 进一步地，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区进一步包括：

[0017] 当所述离子阱为N阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充锗、硅原子形成锗化硅外延区；

[0018] 当所述离子阱为P阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充碳、硅原子形成碳化硅外延区。

[0019] 进一步地，所述第一垫氧层结构的形成方式是炉管氧化法、快速热氧化法或原位水蒸气产生氧化法；

[0020] 所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构的形成方式是低压化学气相沉积、半大气压化学气相沉积或等离子体化学气相沉积。

[0021] 进一步地，所述在所述栅极结构的外围形成第一间隙壁结构进一步包括：

[0022] 在所述栅极结构的外侧形成所述第一垫氧层结构；接着在所述衬底和所述第一垫氧层结构的上表面依次沉积第一偏移侧壁层和第一侧壁层，以及依次刻蚀所述第一偏移侧壁层和所述第一侧壁层，得到所述第一偏移侧壁层结构和第一侧壁层结构。

[0023] 进一步地，所述在所述栅极结构的外围形成第一间隙壁结构进一步包括：

[0024] 在所述栅极结构的外侧形成所述第一垫氧层结构；

[0025] 在所述衬底和所述第一垫氧层结构的上表面沉积第一偏移侧壁层，刻蚀该第一偏移侧壁层，得到所述第一偏移侧壁层结构；以及

[0026] 在所述衬底和所述第一偏移侧壁层结构的上表面沉积第一侧壁层，刻蚀该第一侧壁层，得到所述第一侧壁层结构。

[0027] 进一步地，所述栅极结构包括：位于所述衬底上方的栅极绝缘层和位于所述栅极绝缘层上方的栅极金属层。

[0028] 进一步地，所述第一垫氧层结构、所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构的材料为氧化物、氮化物或两者的组合物。以及，采用气体为SiH4、TEOS、O2和O3的混合气体制备材料为氧化物的所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构；采用气体为DCS、SiH4和NH3的混合气体制备材料为氮化物的所述第一偏移侧壁层结构、所述第一侧壁层结构和所述第二侧壁层结构。

[0029] 进一步地，当所述离子阱为N阱时，所述轻掺杂区的掺杂杂质为硼或BF2；

[0030] 当所述离子阱为P阱时，所述轻掺杂区的掺杂杂质为磷或砷。

[0031] 根据本发明的制备半导体器件结构的方法，在形成外延区之前，先形成间隙壁结构，该间隙壁结构从内到外包括第一垫氧层结构、第一偏移侧壁层结构和第一侧壁层结构，接着去除所述第一侧壁层结构并形成LDD区，即制备半导体器件结构的S/D扩展区。通过本发明方法制备的半导体器件结构的工艺可使LDD区与外延区较少的重合，而且还可以减少在形成第一偏移侧壁层结构时产生的栅极结构的外延薄膜(第一垫氧层结构)损失。另外，由于LDD区的形成是通过离子偏移某一角度进行注入的，由此可以使得LDD区更接近于版图设计中的栅极结构的下方。进一步地，通过本发明的方法降低了形成的半导体器件结构的IDSS(漏电流)，以及降低了半导体器件结构的功耗，且提高了半导体器件结构的抗击穿能力，进而提高了制备的半导体器件结构的性能。

附图说明

[0032] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

[0033] 图1A到图1J是根据本发明的实施例制备半导体器件结构的剖面示意图；

[0034] 图2A和图2B为现有技术中制备的半导体器件结构的SEM图；

[0035] 图2C和图2D为根据本发明的实施例制备的半导体器件结构的SEM图；

[0036] 图3是根据本发明的实施例的方法制备的半导体器件结构的工艺流程图。

具体实施方式

[0037] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

[0038] 为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何改进制作半导体器件结构的工艺来解决现有技术中的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[0039] 本发明中的方法可以在半导体器件结构的PMOS区域或NMOS区域上实施，或在PMOS区域和NMOS区域上同时实施，本发明不对其进行限制，依据实际的工艺需求进行设定。下述实施例是以单个的PMOS区域进行说明。

[0040] 参考图1A所示，提供包含有浅沟槽隔离(STI)结构102和离子阱的半导体衬底101，所述半导体衬底可以是硅、锗、砷化镓或硅锗化合物。当所述离子阱为N阱时，该半导体衬底101区域属于PMOS区域103，当所述离子阱为P阱时，所述半导体衬底101区域属于NMOS区域。以下以PMOS区域103为例进行说明，所述N阱中的离子可以是磷，注入的能量
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可以是250KeV至300KeV，剂量为3e 原子/cm。

[0041] 在所述半导体衬底101上方形成有第一栅极结构104，该第一栅极结构104包括衬底101上方的第一栅极绝缘层105和位于所述第一栅极绝缘层105上方的第一栅极金属层106，优选地，可以在该第一栅极金属层106得上方形成用于保护栅极的掩膜层。所述第一栅极绝缘层105可以是HfO2或其它绝缘性的材料，并且所述第一栅极绝缘层105可以通过化学气相沉积形成或等离子体气相沉积形成，其厚度优选在5埃至20埃之间。所述第一栅极金属层106可以是高K材料(K为介电常数)，或其它易导电的金属氧化物材料，其厚度范围可为5埃至30埃，该第一栅极金属层106的形成方式可以通过常压化学气相沉积或低压化学气相沉积进行实施，或通过等离子体化学气相沉积或原子层沉积法进行实施。

[0042] 接着，参考图1B所示，在所述第一栅极结构104的外侧形成第一垫氧化层结构107’，该第一垫氧层结构107’的材料可以是氧化物或氮化物，如可以是氮化硅、氮氧化硅、或上述的组合物等。另外，该第一垫氧层结构107’的形成方法可以为炉管氧化法、快速热氧化法或原位水蒸气产生氧化法，其选用的气体是氧气、氮气、NO、N2O和H2O等的混合气体。
所述第一栅极结构104外表面的第一垫氧层结构107’的厚度大约为1～4纳米。

[0043] 参考图1C至1E所示，在图1B所示的结构上表面依次形成第一偏移侧壁层108和第一侧壁层109，并刻蚀或图形化所述第一偏移侧壁层108和第一侧壁层109，使其形成如图1E所示的间隙壁结构。所述第一偏移侧壁层108和第一侧壁层109的刻蚀方式为干法刻蚀方式，其相对应的刻蚀气体可以是CF4、HBr、He和O2等的混合气体。图1E所示的间隙壁结构从外侧到内侧依次包括第一侧壁层结构109’、第一偏移侧壁层结构108’和第一垫氧层结构107’。在本实施例中，以第一栅极结构104为中心，远离第一栅极结构104为外侧，靠近第一栅极结构104为内侧。需要说明的是，在刻蚀形成间隙壁结构的过程中，在所述第一栅极结构104的正上方的保护层即第一垫氧层结构107’不被刻蚀。

[0044] 特别地，所述第一偏移侧壁层结构108’和第一侧壁层结构109’的材料可以是氧化物或氮化物，如可以是氮化硅、氮氧化硅或上述的组合等。其中，第一偏移侧壁层108和第一侧壁层109的形成方式可以采用低压化学气相沉积、半大气压化学气相沉积或等离子体化学气相沉积等，并且所述第一偏移侧壁层108的沉积厚度在5～15纳米之间，第一侧壁层109的沉积厚度在10～25纳米之间。当所述第一偏移侧壁层结构108’和第一侧壁层结构109’的材料选用氧化物时，沉积所述第一偏移侧壁层108和第一侧壁层109的气体可以是SiH4、TEOS、O2和O3等的混合气体；当所述第一偏移侧壁层结构108’和第一侧壁层结构109’的材料选用氮化物时，沉积所述第一偏移侧壁层108和第一侧壁层109的气体可以是DCS、SiH4和NH3等的混合气体。

[0045] 参考图1E所示，所述间隙壁结构位于所述第一栅极结构104的外表面。所述间隙壁结构的形成方式可以是先在第一栅极结构104的外侧形成第一垫氧层结构107’，再由内侧到外侧依次形成第一偏移侧壁层108和第一侧壁层109后，同时刻蚀/图形化所述第一偏移侧壁层108和第一侧壁层109使其形成第一偏移侧壁层结构108’和第一侧壁层结构109’进而获得上述的间隙壁结构。可选地，图1E所示的间隙壁结构还可以是先形成第一垫氧层结构107’，其次在所述衬底101和所述第一垫氧层结构107’的上表面形成第一偏移侧壁层108，刻蚀该第一偏移侧壁层108，得到所述第一偏移侧壁层结构108’，接着在所述衬底101和所述第一偏移侧壁层结构108’的上表面形成第一侧壁层109，刻蚀第一侧壁层
109，得到所述第一侧壁层结构109’，该方式获取的间隙壁结构也需要注意不能刻蚀掉上述第一栅极结构104正上方的保护层即第一垫氧层结构107’。该保护层可以是第一垫氧层结构107’或掩膜层，在本实施例中，所述保护层为第一垫氧层结构107’。当然，该第一偏移侧壁层结构108’或第一侧壁层结构109’的制备工艺可以在不同的刻蚀设备中依次进行，也可以在同一刻蚀设备中原位进行。当在同一设备中制备第一间隙壁结构时，所述相邻的第一垫氧层结构107’、第一偏移侧壁层结构108’和第一侧壁层结构109’所选用的材料是不同的。

[0046] 然后，参考图1F所示，在所述半导体衬底101上位于所述第一侧壁层结构109’的外侧且紧邻于所述第一侧壁层结构109’的位置形成外延区110，该外延区110紧邻于所述第一侧壁层结构109’。优选可以使该外延区110位于所述间隙壁结构和STI结构之间。具体地，在紧邻于所述第一侧壁层结构109’的半导体衬底101中形成凹槽，即在位于所述第一侧壁层结构109’的外侧且紧邻于所述第一侧壁层结构109’的衬底位置形成凹槽，凹槽形成方法可为等向性及/或非等向性干法刻蚀，其深度为0-1000埃，较好为250-650埃。接着在所述凹槽中填充锗、硅原子，使其外延反应形成具有可以产生压应力的锗化硅，以便用于提高该PMOS区域中源/漏极的载流子迁移率。所述锗化硅外延区采用的硅源前驱气体可以是SiH4或SiH2Cl2，相对应的流量可以是30～300sccm，锗源前驱气体可以为GeH4、HCl、氢气等的混合气体，相对应的GeH4流量是5～500sccm，优选的GeH4流量为5～50sccm，HCl气体的流量是50～200sccm，氢气的流量可以为5～50slm。优选地是将上述的硅源前驱气体和锗源前驱气体混合在腔体里面进行反应，从而实现在凹槽中形成具有压应变的锗化硅。锗化硅外延区通常会在沟道区引发压应力，因此可强化半导体器件结构中PMOS区域的载流子迁移率。

[0047] 其次，参考图1G所示，去除间隙壁结构中的第一侧壁层结构109’，同时去除所述第一栅极结构正上方的保护层即第一垫氧层结构107’。该处的去除方式可以采用湿法刻蚀方式，其所选用的溶液可以是热磷酸，HF或RCA等，选用溶液的浓度依据实际的工艺需求配置。

[0048] 再接着，参考图1H所示，在所述半导体衬底101中位于所述外延区101的内侧且紧邻于所述外延区101的位置形成轻掺杂区111，部分轻掺杂区111位于所述第一偏移侧壁层结构108’的下方。其主要是通过离子注入方式在半导体衬底101中形成轻掺杂(LDD)区111。所述LDD区的离子注入方向可以是与竖直方向倾斜45度角或倾斜大于45度角，优选的角度范围是30度至75度，以便使得LDD区尽可能的位于所述第一偏移侧壁结构108’的正下方，减小与外延区110的重合。所述LDD区注入的离子即掺杂的杂质可以是硼或BF213 15 2
等，注入剂量可以为1e ～3e 原子/cm。可选地，在所述衬底101中位于所述外延区110的内侧且紧邻于所述外延区110的位置形成多个轻掺杂区111，该多个轻掺杂区部分位于所述第一偏移侧壁层结构108’的下方。

[0049] 参考图1I所示，在所述第一偏移侧壁层结构108’的外侧形成第二侧壁层结构112，所述第二侧壁层结构112的形成方式类似于第一侧壁层结构109’的形成方式，以及该第二侧壁层结构112的材料也可以是氮化物、氧化物或两者的组合等。

[0050] 最后参考图1J所示，在所述半导体衬底101中位于所述第二侧壁层结构112的外侧且紧邻于第二侧壁层结构112的位置形成重掺杂区，该重掺杂区域位于所述第二侧壁层结构112和STI结构102之间，形成对应于PMOS区域的源/漏极113，进而得到半导体器件13 15
结构所需要的PMOS区域。所述重掺杂的离子可以是硼、BF2等，剂量可以为1e ～3e 原
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子/cm。

[0051] 综上制备的半导体器件结构的PMOS区域的方法，该PMOS区域具有与外延区110较少重合的LDD区111，使得该PMOS区域的外延区110能够较好的提高载流子的迁移率，且所述LDD区111能够减小半导体器件结构中的饱和漏电流，由此本发明的方法可以提高制备的半导体器件结构的电学性能。

[0052] 根据本发明的另一方面，上述制备半导体器件结构的PMOS区域的方法也可以适用于NMOS区域的制备过程。对于制备NMOS区域的S/D区也可以采用上述的方式，其不同之处在于，所述NMOS区域的凹槽中通过填充碳原子形成碳化硅外延区，该碳化硅外延区用于提供张应力。此外，对于NMOS区域的LDD区掺杂的杂质可以是磷和砷等，相对应的剂量13 15 2
可以为1e ～3e 原子/cm。具体地，首先，在具有P阱的半导体衬底区域上形成第二栅极结构，且在该第二栅极结构的外侧形成和上述类似的间隙壁结构，该间隙壁结构从外侧到内侧依次包括第一侧壁层结构109’、第一偏移侧壁层结构108’和第一垫氧层结构107’。
接着，在NMOS区域的半导体衬底上位于所述第一侧壁层结构109’的外侧且紧邻于所述第一侧壁层结构109’的位置形成碳化硅外延区，具体地，在所述衬底上位于所述第一侧壁层结构109’的外侧且紧邻于所述第一侧壁层结构109’的位置形成凹槽，且在所述凹槽中填充碳、硅原子形成碳化硅外延区。然后，去除上述间隙壁结构中的第一侧壁层结构109’，对所述NMOS区域的衬底进行轻掺杂，形成轻掺杂区，该轻掺杂区位于所述外延区的内侧且紧邻于所述外延区的位置。再接着在所述第一偏移侧壁层结构108’的外侧形成第二侧壁层结构112，以及对NMOS区域的衬底进行重掺杂，得到NMOS区域的源极/漏极，所述重掺杂区域位于该第二侧壁层结构112和STI结构102之间，重掺杂区域的掺杂杂质可以使磷、砷
13 15 2
等，剂量为1e ～5e 原子/cm。

[0053] 优选地，所述半导体器件结构中的PMOS区域和NMOS区域可以同时进行。具体地，在制备PMOS区域的某一操作时，如“刻蚀第一偏移侧壁层”、“刻蚀第一侧壁层”、“形成凹槽结构”或“外延区”等，可以采用掩膜或光致抗蚀剂将半导体器件结构的NMOS区域进行遮蔽。相对应地，对NMOS区域进行操作时，可以采用掩膜或光致抗蚀剂遮蔽所述PMOS区域。当然，上述制备半导体器件结构的NMOS区域和PMOS区域同时进行还是针对单个区域进行制备，其主要是依据实际的工艺设备选择。

[0054] 参考图2A和图2B所示，图2A和图2B分别为现有技术中制备的半导体器件结构的SEM图。图2A中所示的实例的LDD区的形成方式是先形成垫氧层结构和侧壁层结构后，再形成外延区，进而去除所述侧壁层结构，接着形成偏移侧壁层结构和LDD区。从图中可以看出，所述LDD区和外延区较多的被重合，使得外延区的锗化硅被损失了至少5nm。

[0055] 相比较于图2C和图2D，图2C和图2D为根据本发明的实施例制备的半导体器件结构的SEM图。通过上述实施例获取得半导体器件结构的SEM图中显示的所述LDD区和外延区较少重合。由此，在本发明中预先形成具有第一侧壁层的间隙壁结构，再形成外延区，之后去除所述第一侧壁层结构，接着形成轻掺杂区的方法可以使最后制备的PMOS区域的LDD区和外延区较少重合，进而使外延区对PMOS区域的源/漏极起到较好的压应力的作用，同时LDD区还可以有效降低PN结的漏电流和施加在PMOS区域的耗尽层上的电势，进而降低了半导体器件结构的功耗。依据本发明制备的半导体器件结构的漏电流较小，提高了半导体器件结构的电学性能。

[0056] 参考图3所示，图3是根据本发明的实施例的方法制备的半导体器件结构的工艺流程图，具体步骤包括：

[0057] 步骤301：提供一具有离子阱的衬底，该衬底上方形成有对应该离子阱的栅极结构；

[0058] 步骤302：在所述栅极结构的外围形成第一间隙壁结构，该第一间隙壁结构从外到内依次包括第一侧壁层结构、第一偏移侧壁层结构和第一垫氧层结构；

[0059] 步骤303：在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区；

[0060] 步骤304：去除所述第一间隙壁结构中的第一侧壁层结构；

[0061] 步骤305：在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区，该轻掺杂区的一部分位于所述第一偏移侧壁层结构的下万；以及

[0062] 步骤306：在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构，且在所述衬底中以及在第二侧壁层结构的外侧形成源/漏极区，得到所述半导体器件结构。

[0063] 另外，当所述离子阱为N阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充锗原子形成锗化硅外延区；

[0064] 当所述离子阱为P阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充碳原子形成碳化硅外延区。

[0065] 根据如上所述的实施例制造的半导体器件结构可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频器件或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

[0066] 需要指出的是，剖视图中的各个结构仅以示意性形式表现出来，并不代表各结构之间的比例关系。本发明所描述的某一区域或某一层结构的“上”、“上方”、“上表面”，意味着相应于这一区域或这一层结构的正上方，而不包括其它区域或层结构的上方的部分。

[0067] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。